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J-GLOBAL ID：200903087253806927

直列データローディングポート拡張回路

Inventor： 鈴木 芳則
Applicant, Patent owner： 国際電気株式会社
Agent (1)： 大塚 学
Gazette classification：公開公報
Application number (International application number)：1993230789
Publication number (International publication number)：1995064903
Application date： Aug. 25, 1993
Publication date： Mar. 10, 1995
Summary：

【要約】【目的】1つのマイクロコンピュータで多数の被制御装置にデータをロードするためのデータローディング回路のI/Oポート数を減らして価格を低減する。【構成】マイクロコンピュータから出力する直列データ信号SERをクロック信号に従って8ビット単位に並列データに変換するシフトレジスタ(SR)と、その8ビットの並列出力を得るストレージラッチ(SL)とを設け、その出力を2つのデコーダ(DC(1)),(DC(2))にそれぞれ分配するゲートGとバイナリコードA,B,C,D、及びデータ出力(DT),クロック出力(CL)に割り当てて32の被制御装置にロードするように構成した。【効果】マイクロコンピュータからはクロックとデータとラッチ信号の3ビットを3つのI/Oポートから出力するだけでよい。

Claim (excerpt)：

中央処理装置の3つのI/Oポートからそれぞれ出力されるクロック信号,シリアルデータ信号,および前記クロック信号の8周期を1周期とするラッチ信号を、それぞれ共通するクロック出力,共通するデータ出力,ラッチイネーブル出力からなる16個の直列データローディングポート出力に拡張するために、データ信号入力端子に入力される前記シリアルデータ信号を、クロック信号端子に入力される前記クロック信号に従って8つのパラレルデータに変換する8ビット・シリアルイン・パラレルアウトのシフトレジスタと、該シフトレジスタからの8つのパラレルデータを入力し、ラッチ信号端子に入力される前記ラッチ信号に従って出力する8ビットのストレージラッチと、該ストレージラッチから出力される8ビット出力のうち、1つをゲート入力とし、4つをバイナリコード入力として16の出力に復号するデコーダとを備え、前記8ビットのストレージラッチから出力される8ビット出力のうち、第1のビットを前記16個の直列データローディングポートの共通するクロック出力とし、第2のビットを前記16個の直列データローディングポートの共通するデータ出力とし、前記デコーダから出力される16の出力をそれぞれ前記16個の直列データローディングポートのラッチイネーブル出力とするように構成した直列データローディングポート拡張回路。