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J-GLOBAL ID：200903087261129179

半導体装置の製造方法及び半導体記憶装置

Inventor：
種田 洋人

About 種田 洋人


Applicant, Patent owner：
東芝マイクロエレクトロニクス株式会社

About 東芝マイクロエレクトロニクス株式会社

, 
株式会社東芝

About 株式会社東芝


Agent (1)： 竹村 壽
Gazette classification：公開公報
Application number (International application number)：1997036927
Publication number (International publication number)：1998223778
Application date： Feb. 06, 1997
Publication date： Aug. 21, 1998
Summary：
【要約】【課題】 ポリシリコン膜間の接続が容易であり、工程を短縮し、製造期間を縮め、低コストで製造し得る構造を持ち且つ信頼性の高い半導体装置の製造方法及びSRAMなどの半導体記憶装置を提供する。【解決手段】 ゲート電極32、33、321、331に用いられる第1層のポリシリコン膜と絶縁膜5を介して第1層のポリシリコン膜上に形成された第2層のポリシリコン膜7を接続する従来の工程及び第2層のポリシリコン膜への不純物注入工程を省略し、これらの工程は、半導体基板1上に形成された配線12〜14と不純物拡散領域41〜43との電気的接続、半導体基板上に形成された配線と第1層及び第2層のポリシリコン膜との電気的接続を層間絶縁膜5,9に形成したコンタクト孔に埋め込まれた接続配線15〜19を介して行い、コンタクト孔の開口時に一緒に行う。
Claim (excerpt)：
半導体基板の第1の絶縁膜上に第1層のポリシリコン膜からなるゲート電極を形成する工程と、前記ゲート電極をマスクとして不純物を前記半導体基板の表面領域にソース/ドレイン領域となる不純物拡散領域を形成する工程と、前記ゲート電極を被覆する第2の絶縁膜を介して第2層のポリシリコン膜を形成し、この第2層ポリシリコン膜をパターニングして少なくとも1部は前記ゲート電極の上に配置されたポリシリコン電極を形成する工程と、前記半導体基板上に前記ゲート電極及び前記ポリシリコン電極を被覆するように第3の絶縁膜を形成する工程と、異方性エッチングにより前記第1の絶縁膜、前記第2の絶縁膜及び第3の絶縁膜をエッチングして前記不純物拡散領域を露出させるコンタクト孔を形成し、異方性エッチングにより前記第3の絶縁膜、前記第2の絶縁膜及び前記ポリシリコン電極をエッチングして前記ポリシリコン電極及び前記ゲート電極をそれぞれ露出させるコンタクト孔を形成する工程と、前記コンタクト孔を介して前記半導体基板に不純物をイオン注入して、前記ポリシリコン電極及び前記ゲート電極の露出部分を低抵抗化し、前記不純物拡散領域を再拡散する工程と、前記コンタクト孔に接続配線となる埋め込み金属を堆積させる工程と、前記第3の絶縁膜上に前記接続配線を介して、前記不純物拡散領域を電気的に接続する配線、前記ゲート電極及びポリシリコン電極を電気的に接続する配線を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (5)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/28 ,  H01L 21/768 ,  H01L 29/78
FI (4)：
H01L 27/10 381 ,  H01L 21/28 L ,  H01L 21/90 C ,  H01L 29/78 301 M
Patent cited by the Patent：
Cited by examiner (3)

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