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J-GLOBAL ID：200903087300778457

半導体メモリ

Inventor： 神先 幸子
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 内原 晋
Gazette classification：公開公報
Application number (International application number)：1991182835
Publication number (International publication number)：1993028760
Application date： Jul. 24, 1991
Publication date： Feb. 05, 1993
Summary：

【要約】【目的】リフレッシュ動作を変更することなくアドレス入力端子の数を低減する。【構成】行アドレスストローブ信号RASの前のサイクルの後縁(立上りエッジ)に同期して発生する第1の行アドレス制御信号Φr1により行アドレス信号X0〜X9のうちの上位側3ビットX7,X8,X9をアドレス入力端子A4,A5,A6から取込みラッチする(第1の)行アドレスバッファ2を設ける。(第2の)行アドレスバッファ3への行アドレス信号X0〜X9の取込み,ラッチは、行アドレス信号X0〜X6はアドレス入力端子A0〜A6から、行アドレス信号X7〜X9は(第1の)行アドレスバッファ2から行う。制御回路8に第1の行アドレス制御信号Φr1を発生する機能をもたせる。

Claim (excerpt)：

行方向,列方向に配列されそれぞれ所定のアドレスをもつ複数のメモリセルを備え第1アドレス信号及びこの第1のアドレス信号よりビット数の少ない第2のアドレス信号により指定されたアドレスのメモリセルへのデータの書込み及びこのメモリセルからのデータの読出しを行うメモリセルアレイと、前記第2のアドレス信号の各ビットとそれぞれ対応して設けられ前記第1及び第2のアドレス信号を入力するための複数のアドレス入力端子と、第1の制御信号の前縁及び後縁のうちの一方に同期して前記第1のアドレス信号のうちの所定のビットを前記複数のアドレス入力端子のうちの所定のアドレス入力端子から取込みラッチする第1のアドレスバッファ回路と、前記第1の制御信号の前縁及び後縁のうちの他方に同期して前記第1のアドレス信号のうちの所定のビット以外のビットを前記複数のアドレス入力端子から取込みラッチすると共に前記第1のアドレスバッファ回路にラッチされている第1のアドレス信号の各ビットを取込みラッチする第2のアドレスバッフア回路と、第2の制御信号に同期して前記第2のアドレス信号の各ビットを前記複数のアドレス入力端子から取込みラッチする第3のアドレスバッフア回路と、前記第2及び第3のアドレスバッフア回路にラッチされているアドレス信号により前記メモリセルアレイのアドレスを指定するデコーダ回路とを有することを特徴とする半導体メモリ。