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J-GLOBAL ID：200903087392904747

半導体装置の製造方法

Inventor：
伊藤 信哉

About 伊藤 信哉


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 加藤 朝道
Gazette classification：公開公報
Application number (International application number)：1997309882
Publication number (International publication number)：1999135620
Application date： Oct. 24, 1997
Publication date： May. 21, 1999
Summary：
【要約】【課題】配線間容量を低減するため、採用が検討されている低誘電率膜は一般に酸化シリコン膜との密着性が悪く、熱伝導性も悪いという問題点を解消し、局所的な配線間領域にのみ低誘電率層間膜を形成する半導体装置の製造方法の提供。【解決手段】(a)半導体基板上に第1のメタル配線を形成し、(b)配線容量を小さくしたい特定配線領域をレジストでマスクし、(c)液層成長法を用いレジストで覆われた領域以外に酸化シリコン膜を成膜し、(d)レジストを剥離除去し酸化シリコン膜に開口部を設け、(e)全面に誘電率が1.8〜3.5の低誘電率膜を成膜し 、(f)エッチング又はCMPで開口部にのみ低誘電率膜を残し、(g)全面に酸化シリコン膜又は窒化シリコン膜等の層間絶縁膜を形成し、(h)所望の位置にビアホールを開口し、(i)ビアホールをAl、W等の金属で埋設し、(j)第2のメタル配線を形成する、各工程を含む。
Claim (excerpt)：
(a)半導体基板上に第1の配線を形成する工程と、(b)前記配線の所定の一部分をレジストで覆う工程と、(c)前記レジストで覆われた部分以外の領域に第1の層間絶縁膜を形成する工程と、(d)前記レジストを除去し開口部を形成する工程と、(e)前記開口部に誘電率が所定値以下である第2の層間絶縁膜を形成する工程と、(f)全面に第3の層間絶縁膜を成膜する工程と、(g)前記第3の層間絶縁膜の所定の位置に前記第1の配線に至るビアホールを形成する工程と、(h)前記ビアホールに金属を埋設する工程と、(i)前記第3の層間絶縁膜上に第2の配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
Patent cited by the Patent：
Cited by examiner (3)
  • 線間容量低減用の平坦化構造
    Gazette classification：公開公報   Application number：特願平6-250972   Applicant：テキサスインスツルメンツインコーポレイテツド
  • 金属層をパターンぎめする方法
    Gazette classification：公開公報   Application number：特願平7-130747   Applicant：テキサスインスツルメンツインコーポレイテツド
  • 特開平4-112527

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