Pat

J-GLOBAL ID：200903087445687590

LSIの素子配置方法

Inventor： 半田 恵一
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993228367
Publication number (International publication number)：1995086411
Application date： Sep. 14, 1993
Publication date： Mar. 31, 1995
Summary：

【要約】【目的】回路全体を考慮した質の高い配置結果を高速に求める。【構成】回路におけるブランチの並び順を反映するように配置するLSIの素子配置方法において、回路図を複数個のブランチからなる部分回路に分割する工程と、それぞれの部分回路の素子配置に対して遺伝アルゴリズムを並列に適用する工程とを具備し、各部分回路に対する遺伝アルゴリズムで用いる適応度を求める場合、その部分回路内の素子間の接続関係等の情報の他に、直前の部分回路の、予め指定された世代数m毎の最良解の配置結果の情報をも参照する。

Claim (excerpt)：

回路におけるブランチの並び順を反映するように配置するLSIの素子配置方法において、回路図を複数個のブランチからなる部分回路に分割する工程と、それぞれの部分回路の素子配置に対して遺伝アルゴリズムを並列に適用する工程とを具備し、各部分回路に対する遺伝アルゴリズムで用いる適応度を求める場合、その部分回路内の素子間の接続関係等の情報の他に、直前の部分回路の、予め指定された世代数m毎の最良解の配置結果の情報をも参照することを特徴とするLSIの素子配置方法。

IPC (3)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (2)：

H01L 21/82 D ,  H01L 27/04 A