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J-GLOBAL ID：200903087563115312

半導体素子

Inventor： 岩本 進 ,  大西 泰彦 ,  佐藤 高広 ,  永岡 達司
Applicant, Patent owner： 富士電機ホールディングス株式会社
Agent (1)： 酒井 昭徳
Gazette classification：公開公報
Application number (International application number)：2002298068
Publication number (International publication number)：2004134597
Application date： Oct. 10, 2002
Publication date： Apr. 30, 2004
Summary：

【課題】トレンチ型の超接合半導体素子において、耐圧の低下を抑制するとともに、ゲート絶縁膜の信頼性を高めること。【解決手段】深さ方向に延びるnドリフト領域12およびp仕切り領域13とを交互に繰り返し接合してなる並列pn接合層14の、p仕切り領域13にトレンチ終端部の3次元曲面形状部分20を形成する。そして、p仕切り領域13の、トレンチ終端部の3次元曲面形状部分20を囲む部分を、その下側の部分よりも不純物濃度が高いp+領域21とし、電界がp+領域21とnドリフト領域12との境界で強くなるようにして、トレンチ終端部の3次元曲面形状部分20への電界集中を緩和する。また、p仕切り領域13の、トレンチ終端部の3次元曲面形状部分20を囲む部分を、その下側の部分よりも幅が広くなるようにしてもよい。【選択図】 図1

Claim (excerpt)：

半導体基板の第1の主面と第2の主面との間に、低抵抗層と、前記第1の主面側から前記第2の主面側へ向かう縦方向に延び、かつ横方向に交互に繰り返し接合された複数の第1導電型領域および複数の第2導電型領域よりなる並列pn接合層と、前記第1の主面側に形成されたトレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲート絶縁膜の、前記トレンチの側壁に沿う部分の少なくとも一部に接する第2導電型ベース領域と、前記第2導電型ベース領域により前記第1導電型領域から離間され、かつ前記ゲート絶縁膜の、前記トレンチの側壁に沿う部分に接する第1導電型ソース領域と、を具備する半導体素子において、 前記トレンチの終端部は、複数の前記第2導電型領域のうちの一部の第2導電型領域内に形成されていることを特徴とする半導体素子。

IPC (1)：

H01L29/78

FI (3)：

H01L29/78 652H ,  H01L29/78 652N ,  H01L29/78 653A