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J-GLOBAL ID：200903088144849981
絶縁ゲート型半導体装置およびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
高田 守 (外4名)
Gazette classification：公開公報
Application number (International application number)：1994309106
Publication number (International publication number)：1996167711
Application date： Dec. 13, 1994
Publication date： Jun. 25, 1996
Summary：
【要約】【目的】 オン抵抗を低く保ちながら、耐圧低下を防止できるトレンチ構造の絶縁ゲート型半導体装置の構成とその製造方法を得る。【構成】 Pベース層43とN-層42との間にPベース層43に接してP-層51を設けるとともに、P-層51がトレンチ45の絶縁膜46とN-層42を介して対向するようにP-層51を設けた。【効果】 空乏層はP-層51にも延び、トレンチ45先端隅部の電界が緩和されるとともにチャネル長さを短く抑えることができるから、耐圧が高く、オン電圧の低い絶縁ゲート型半導体装置を構成できる。
Claim (excerpt)：
第1と第2の主面を有する第1導電型の半導体基板と、この半導体基板の第1の主面に配設された第2導電型の第1の半導体層と、この第1の半導体層の表面に開口を有し、上記第1の半導体層の表面から上記半導体基板に達する深さを有するように配設された溝と、この溝の内壁に配設された絶縁膜と、この絶縁膜を介して上記第1の半導体層と対向するように上記溝の内側に配設されるとともに制御電極と接続された導電体と、この導電体と上記絶縁膜を介して対向するように上記第1の半導体層の表面の一部に配設された第1導電型の第2の半導体層と、この第2の半導体層の表面の一部と上記導電体の表面とを覆うように配設された絶縁層と、上記半導体基板の第1の主面と上記第1の半導体層との間に配設され、上記第1の半導体層よりも不純物濃度が低い第2導電型の第3の半導体層と、上記第1及び第2の半導体層表面上に配設された第1の主電極と、上記半導体基板の第2の主面上に配設された第2の主電極と、を備えた絶縁ゲート型半導体装置。
FI (2)：
H01L 29/78 653 A
, H01L 29/78 652 J
