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J-GLOBAL ID：200903088196747370

半導体装置の製造方法

Inventor： 田坂 和弘
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992050225
Publication number (International publication number)：1993251552
Application date： Mar. 09, 1992
Publication date： Sep. 28, 1993
Summary：

【要約】【目的】ゲート電極に対して自己整合的に、溝型素子分離領域を形成し、酸化膜をメルト埋込みする際、溝側部における基板の露出を防ぎ、歩留りを安定にする製造方法を提供するものである。【構成】P型シリコン基板1表面に、将来ゲート電極となる多結晶シリコン膜3に対して自己整合的に溝7を形成する。次に、第2の絶縁膜8及び第3の絶縁膜9(BPSG膜)を用いて溝7を完全に埋め込み、表面を平坦にする。その後、多結晶シリコン膜3をストッパーに、エッチバックを施す。理想的には、オーバーエッチとなっても第2の絶縁膜8の方が第3の絶縁膜9よりもエッチレートが遅いので溝側部の基板露出を防ぐはずであるが、第3の絶縁膜19の均一性が悪いので、第4の絶縁膜からなる側壁13により補強することで、歩留りを向上させるものである。

Claim (excerpt)：

半導体基板表面にゲート絶縁膜、多結晶シリコン膜及び第1の絶縁膜を順次形成する工程と、所定部分の前記第1の絶縁膜、前記多結晶シリコン膜及び前記ゲート絶縁膜をエッチングし、さらに前記第1の絶縁膜と自己整合的に前記半導体基板をエッチングして溝を形成する工程と、第2の絶縁膜を堆積したのち前記第2の絶縁膜よりエッチレートの大きい第3の絶縁膜を堆積して前記溝を埋める工程と、前記多結晶シリコン膜をストッパーとしてエッチバックを行ない前記溝内に前記第2及び第3の絶縁膜を残存させる工程と、第4の絶縁膜を堆積する工程と、前記多結晶シリコン膜をストッパーとしてエッチングして前記溝の側壁部を第4の絶縁膜で覆って絶縁物で埋め戻された素子分離溝を形成する工程と、導電性膜を堆積し、前記導電性膜及び前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/76 ,  H01L 29/784

Patent cited by the Patent：

Cited by examiner (3)

• 特開平2-143461
  
• 特開平3-169044
  
• 特開昭60-206150