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J-GLOBAL ID：200903088221910966

低オン抵抗の高電圧MOSトランジスタ

Inventor： クラス エッチ.エクルンド
Applicant, Patent owner： パワー インテグレーションズ,インコーポレイテッド
Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994010420
Publication number (International publication number)：1994291263
Application date： Feb. 01, 1994
Publication date： Oct. 18, 1994
Summary：

【要約】【目的】 相対的に低いオン抵抗を有する高電圧MOSトランジスタを提供する。【構成】 延在ドレイン領域が、反対の導電性物質の基板の頂部に形成される。延在ドレイン領域の物質と反対の導電性の物質の層が、電界効果ピンチオフ空乏ゾーンが埋設層の上と下に延在するように該延在ドレイン領域内に埋設される。基板と同種の物質の該層が、延在ドレイン領域と同じマスクウインドを用いイオン注入により形成される。該頂上層は、該埋設層と延在ドレイン領域の両方を覆い、それ自身シリコン酸化膜層により覆われる。該延在ドレインを流れる電流は、それらの間で延在ドレインをピンチオフする電圧が加えられたとき、電界効果により該基板及び埋設層によって制御される。

Claim (excerpt)：

ソースと、ゲートと、ドレインと、前記ゲートの下にある、前記ドレイン、ソース間のエンハンスメント型チャンネルと、を有する金属酸化膜半導体(MOS)電界効果トランジスタ(FET)と、前記MOSFETドレインに接続されたソースと、外部の高電圧と接続するためのドレインと、前記MOSFETソースに接続されたゲートとを有し、前記JFETゲートが、同じ導電タイプの半導体材料でできた平行プレーナ頂上層及びプレーナドレイン領域との間に横方向に配置され、前記ドレイン領域と前記頂上層が、前記MOSFETドレインから前記JFETソースへの電流を伝導できる接合FETと、を単一の半導体基板に有することを特徴とする高電圧トランジスタ。

IPC (3)：

H01L 27/088 ,  H01L 27/02 ,  H01L 29/784

FI (2)：

H01L 27/08 102 A ,  H01L 29/78 301 J

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭64-084667
  
• 特開昭63-314869