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J-GLOBAL ID：200903088263152301

電力用半導体装置の製造方法

Inventor： ジクイ、ルオ
Applicant, Patent owner： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公表公報
Application number (International application number)：2000559588
Publication number (International publication number)：2002520851
Application date： Jul. 02, 1999
Publication date： Jul. 09, 2002
Summary：

【要約】トレンチゲート型電力用MOSFET等の電力用半導体装置の製造において、ソース領域(13)が、直立絶縁ゲート構造(11、21、22)の側壁延長部(30)を用いて形成される。側壁延長部(30)は、第1導電型の基体領域(15)の隣接表面領域(10a′)に対し段差を形成すると共に、絶縁材料(22)によってゲート(11)から分離された、反対の第2導電型のドープ半導体材料(13a)で構成される。基体領域(15)は、ゲート構造(11、21、22)に隣接したチャネル収容部(15a)を提供すると共に、また、ソース領域(13)とチャネル収容部(15a)との間の浅いp-n接合よりも深く、好ましくは、トレンチゲート型装置のトレンチ(20)の底部よりもさえ深い半導体基体(10)内の深さまで延びる局所的高ドープ部分(15b)を備える。この高ドープ部分(15b)は、ドープされたソース領域材料(13a)からなる上り段差の側壁延長部(30)を、その下のチャネル領域のマスクとして用いながら、下り段差の隣接表面領域(10a′)を通じて半導体基体(10)内に第1導電型のドーパントを導入することにより形成される。ソース電極材料(33)が、側壁延長部(30)のドープ半導体材料(13a)および高ドープ部分(15b)の隣接表面領域(10a′)に接触するように、段差上に堆積される。

Claim (excerpt)：

第1導電型の基体領域のチャネル収容部に容量結合するゲートを有する電力用半導体装置の製造方法であって、直立するゲート構造が、そのゲート構造に隣接して延びてチャネル収容部を提供する第1導電型の基体領域と共に半導体基体の主面に形成され、絶縁材料によりゲートから分離され、且つ装置の、チャネル収容部に対しp-n接合を形成するソース領域を提供する、逆導電型である第2導電型のドープされた半導体材料からなる側壁延長部が、第1導電型の基体領域の隣接表面領域に対し段差を形成すべく、ゲート構造の直立する側部に設けられ、ソース電極が、側壁延長部のドープ半導体材料および第1導電型の隣接表面領域に接触するように段差上に堆積される、電力用半導体装置の製造方法において、基体領域が、ドープ半導体材料からなる側壁延長部をその下の領域の前記基体をマスクするために用いながら、前記隣接表面領域を通じて半導体基体内に第1導電型のドーパントを導入することにより形成される局所的高ドープ部分をも備え、その高ドープ部分が、チャネル収容部のものよりは高いが、ソース領域を提供する側壁延長部のドープ半導体材料の導電型を決めるドーパント濃度よりは低い第1導電型のドーピング濃度を有し、且つその高ドープ部分が、ソース領域と基体領域のチャネル収容部との間のp-n接合よりも深い半導体基体内の深さまで設けられていて、前記隣接表面領域においてソース電極に接触されていることを特徴とする電力用半導体装置の製造方法。

IPC (2)：

H01L 29/78 653 ,  H01L 29/78 652

FI (2)：

H01L 29/78 653 A ,  H01L 29/78 652 K