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J-GLOBAL ID：200903088529943164

半導体記憶回路およびその半導体記憶回路を内蔵した液晶駆動用半導体集積回路

Inventor： 井上 泰伸
Applicant, Patent owner： 関西日本電気株式会社
Gazette classification：公開公報
Application number (International application number)：2001044427
Publication number (International publication number)：2002245798
Application date： Feb. 21, 2001
Publication date： Aug. 30, 2002
Summary：

【要約】【課題】 少ない回路数でテスト回路を内蔵して、少ないテスト時間で不良メモリセルを確実に検出できる半導体記憶回路を提供する。【解決手段】 メモリセルアレイ11に第1〜第4テストパターン(奇数列,偶数列)=(0,0)、(1,1)、(0,1)、(1,0)が書込まれ、書込まれたデータが各列から1行ごとに読出され、テスト制御信号TC=“0”(第1〜第2テストパターン)または“1”(第3〜第4テストパターン)のテスト制御信号TCとともにテスト回路12に供給される。テスト回路12は、1行ごとに、第1段目のEXOR回路13で、偶数列から読出したデータとテスト制御信号TCとが排他的論理和処理され、第2段目のEXOR回路14で、奇数列から読出したデータとEXOR回路13からの出力とが排他的論理和処理される。各EXOR回路14の出力は、OR回路15で階層的に論理和処理され、テスト結果を出力する。

Claim (excerpt)：

多数のメモリセルを有し、テストモード選択時に各メモリセルに書込みデータとして所定のテストパターンが書込まれ、書込まれたデータが2a(aは、2以上の整数)個のメモリセルごとに読出されるメモリセルアレイと、読出されたデータとテスト制御信号とから各メモリセルの動作の良/不良を判定するテスト回路とを有する半導体記憶回路であって、メモリセルアレイが、前記各2a個のメモリセルの2個ずつを1組とし、テスト回路が、前記各組の一方のメモリセルから読出したデータと前記テスト制御信号とを排他的論理和するa個の第1段目のEXOR回路と、前記各組の他方のメモリセルから読出したデータと前記第1段目のEXOR回路からの出力とを排他的論理和するa個の第2段目のEXOR回路と、前記各第2段目のEXOR回路の出力を論理和するOR回路とを有し、前記テストパターンが、前記各組に(0,0)、(1,1)、(0,1)、(1,0)の第1乃至第4テストパターンで書込まれ、前記第1および第2テストパターンのとき、前記テスト制御信号が“0”で供給され、前記第3および第4テストパターンのとき、前記テスト制御信号が“1”で供給されることを特徴とする半導体記憶回路。

IPC (4)：

G11C 29/00 671 ,  G01R 31/28 ,  G01R 31/3185 ,  G11C 17/00

FI (4)：

G11C 29/00 671 Z ,  G11C 17/00 D ,  G01R 31/28 B ,  G01R 31/28 W

F-Term (16)：

2G132AA08 ,  2G132AD06 ,  2G132AE16 ,  2G132AE23 ,  2G132AG02 ,  2G132AH04 ,  2G132AK15 ,  2G132AL09 ,  2G132AL11 ,  5B003AC01 ,  5B003AD02 ,  5B003AE04 ,  5L106DD03 ,  5L106DD04 ,  5L106DD11 ,  5L106GG07