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J-GLOBAL ID：200903088647723438
MOSトランジスタおよびその製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
船橋 国則
Gazette classification：公開公報
Application number (International application number)：1992292244
Publication number (International publication number)：1994120497
Application date： Oct. 06, 1992
Publication date： Apr. 28, 1994
Summary：
【要約】【目的】 本発明は、MOSトランジスタにおいて、電界緩和領域を低濃度領域と高濃度領域とに分けて形成することにより、高耐圧化を図る。【構成】 一例として、N型の半導体基板11の上層に素子分離領域12が形成されていて、その下の一方側には第1の電界緩和領域13が形成され、その他方側には第1の電界緩和領域13よりも低濃度の第2の電界緩和領域31が第1の電界緩和領域13に接続して形成されている。また第2の電界緩和領域31側のN型の半導体基板11上にはゲート絶縁膜14を介して素子分離領域12にオーバラップするゲート電極15が形成されている。このゲート電極15に対して素子分離領域12側とは反対のN型の半導体基板11の上層にはP+ ソース領域16が形成され、素子分離領域12側のN型の半導体基板11の上層にはP+ ドレイン領域17が形成されているものである。
Claim (excerpt)：
半導体基板の上層に形成した素子分離領域と、前記素子分離領域下における前記半導体基板の一方側に形成した第1の電界緩和領域と、前記第1の電界緩和領域と同一導電型でかつ低濃度の領域であって、前記素子分離領域下における前記半導体基板の他方側に、当該第1の電界緩和領域に接続する状態に形成した第2の電界緩和領域と、前記素子分離領域の少なくとも他方側の前記半導体基板の上層に形成したゲート絶縁膜と、前記第2の電界緩和領域側のゲート絶縁膜上と前記第2の電界緩和領域上の前記素子分離領域上とに形成したゲート電極と、前記ゲート電極に対して素子分離領域側とは反対の半導体基板の上層に形成したソース領域と、前記素子分離領域に対して前記ゲート電極側とは反対の半導体基板の上層に、前記第1の電界緩和領域に接続する状態に形成したドレイン領域とよりなることを特徴とするMOSトランジスタ。
IPC (2)：
FI (2)：
H01L 29/78 301 X
, H01L 29/78 301 S
