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J-GLOBAL ID：200903088771277101

半導体装置及びその製造方法

Inventor： 寺島 知秀
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 高田 守
Gazette classification：公開公報
Application number (International application number)：1992153316
Publication number (International publication number)：1993347414
Application date： Jun. 12, 1992
Publication date： Dec. 27, 1993
Summary：

【要約】【目的】 低コストの改良でよりオン抵抗の低い半導体装置を得る。【構成】 n+ 型基板8の上面にn- 型エピタキシャル層1が、更にその上面には選択的にp型拡散領域2が形成され、更にその上面には選択的にn+ 型拡散領域3が形成されている。n- 型エピタキシャル層1の上面及び、これとn+ 型拡散領域3で挟まれたp型拡散領域2の上方には、酸化膜4に包み込まれたゲート電極5が備えられている。n- 型エピタキシャル層1上に現れる、n- 型エピタキシャル層1とp型拡散領域2の接合面に垂直に伸びる溝9が、ゲート電極5の下方に位置するn- 型エピタキシャル層1の上面に掘られている。【効果】 オン抵抗にはアキュームレーション抵抗Ra 、JFET抵抗Rj が含まれる。溝9が形成されているためゲート幅が増大し、溝9にそって下方へ電流が流れやすくなるため、これらの抵抗値を下げることができる。

Claim (excerpt)：

少なくとも一つの溝が形成された表面を有する第1導電型の第1半導体層と、前記第1半導体層の表面と同一平面上に存在する表面を有し、前記平面において前記第1半導体層と成す境界線が前記溝の長手方向と概直交し、前記境界線近傍において前記溝が存在する、少なくとも一つの第2導電型の第2半導体層と、少なくとも前記溝の表面上に形成された制御絶縁膜と、前記制御絶縁膜上に形成された制御電極と、を備える半導体装置。

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭60-028271
  
• 特開昭63-266882
  
• 特開昭63-254769