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J-GLOBAL ID：200903088894089458

調節された仕事関数で電極を形成する方法

Inventor： ハンヌ フオタリ ,  スヴィ ハウッカ ,  マルコ ツオミネン
Applicant, Patent owner： エイエスエム インターナショナル エヌ.ヴェー.
Agent (12)： 岡部 正夫 ,  加藤 伸晃 ,  産形 和央 ,  臼井 伸一 ,  藤野 育男 ,  越智 隆夫 ,  本宮 照久 ,  高梨 憲通 ,  朝日 伸光 ,  高橋 誠一郎 ,  吉澤 弘司 ,  松井 孝夫
Gazette classification：公開公報
Application number (International application number)：2003404434
Publication number (International publication number)：2004186693
Application date： Dec. 03, 2003
Publication date： Jul. 02, 2004
Summary：

【課題】 ゲート電極の仕事関数を正確に調節された半導体デバイス用のゲート積層を形成する方法を提供すること。【解決手段】 仕事関数は、ゲート電極堆積の枠組みの中で、ゲート電極の仕事関数を決定する領域のゲート電極材料の全体的電気陰性度を変えることによって調節される。本発明によると、ゲート積層は原子層堆積法のタイプの処理によって堆積され、ゲート電極の全体的電気陰性度は、ゲート電極の選択した堆積サイクルに少なくとも1回の追加前駆体のパルスを導入することによって調整される。ゲート電極の仕事関数の調整は、ゲート電極内にいくらかの追加材料を導入することだけでなく、段階的モードの堆積およびゲート電極の下側ゲート部分の厚さ変化の効果を追加材料のパルスの組み入れが提供する効果と組み合わせて利用することで為され得る。【選択図】図2

Claim (excerpt)：

半導体デバイスを作製する方法であって、 半導体基板の上にゲート誘電体層を堆積させる工程、 ゲート誘電体層の上に下側部分と上側部分を有するゲート電極を形成し、ゲート誘電体層とゲート電極がゲート積層を形成する工程、および ゲート積層の仕事関数の所望の値を供給するようにゲート電極の下側部分の全体的電気陰性度を調整する工程を含み、 ゲート電極の少なくとも下側部分が、原子層堆積法(ALD)、ラジカル補助型原子層堆積法(RA-ALD)およびプラズマ励起原子層堆積法(PEALD)のグループから選択される原子層堆積法(ALD)タイプの処理によって形成される方法。

IPC (6)：

H01L29/78 ,  H01L21/285 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49

FI (4)：

H01L29/78 301G ,  H01L21/285 C ,  H01L29/58 G ,  H01L27/08 321D

F-Term (41)：

4M104AA01 ,  4M104BB30 ,  4M104BB32 ,  4M104BB39 ,  4M104CC05 ,  4M104DD44 ,  4M104EE03 ,  4M104EE16 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104HH20 ,  5F048AA00 ,  5F048AC03 ,  5F048BA01 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BE03 ,  5F048BG12 ,  5F048BH07 ,  5F048DA25 ,  5F140AA00 ,  5F140AB03 ,  5F140BA01 ,  5F140BD01 ,  5F140BD05 ,  5F140BD11 ,  5F140BE09 ,  5F140BF10 ,  5F140BF11 ,  5F140BF17 ,  5F140BF38 ,  5F140BG08 ,  5F140BG27 ,  5F140BH15 ,  5F140CB01 ,  5F140CB02 ,  5F140CB08 ,  5F140CE10

Patent cited by the Patent：

Cited by applicant (5)

• 米国特許出願番号2002/0008257A1
  
• 米国特許第6,458,695号B1
  
• 米国特許第6,506,676号
  
• 米国特許第6,518,106号B2
  
• 米国特許第6,373,111号