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J-GLOBAL ID：200903088977936985

画素構造,その画素構造を使用するイメージセンサおよび対応の周辺回路機構

Inventor： ディリック バルト ,  リクイエール ニコ
Applicant, Patent owner： インテルウニフェルシテール ミクロエレクトロニカ セントルム フェライニジンク ゾンダ ウィンストベヤーク
Agent (1)： 白浜 吉治
Gazette classification：公開公報
Application number (International application number)：1996132508
Publication number (International publication number)：1997298286
Application date： Apr. 18, 1996
Publication date： Nov. 18, 1997
Summary：

【要約】-感光素子(10)と、-この感光素子(10)と直列のロードトランジスタ(11)と、-前記感光素子(10)及び前記ロードトランジスタ(11)と接続し、前記感光素子(10)において捕捉された信号を読み出し、これを前記ロードトランジスタ(11)における電圧降下に変換する少なくとももう1つのトランジスタ(13,14)を含む手段とから成るCMOS画像形成のための画素構造(100)において、少なくともロードトランジスタ(11)のゲート長さをCMOS製法によって強制されるレイアウト法則に従って製造されるトランジスタのゲート長さよりも少なくとも10%長く設定することによって前記画素構造の感光度を高めたことを特徴とするCMOS画像形成のための画素構造(100)。

Claim (excerpt)：

-感光素子(10または50)と、-この感光素子(10または50)と直列のロードトランジスタ(11または51)と、-前記感光素子(10または50)及び前記ロードトランジスタ(11または51)と接続し、前記感光素子(10または50)において捕捉された信号を読み出し、これを前記ロードトランジスタ(11または51)における電圧降下に変換する少なくとももう1つのトランジスタ(13,14または22,23または32または53)を含む手段とから成るCMOSイメージセンサ用の画素構造(100または500)において、少なくともロードトランジスタ(11または51)のゲート長さをCMOS製法によって強制されるレイアウト法則に従って製造されるトランジスタのゲート長さよりも少なくとも10%長く設定することによって前記画素構造の感光度を高めたことを特徴とする前記CMOSイメージセンサ用の画素構造(100または500)。

IPC (3)：

H01L 27/146 ,  H01L 27/14 ,  H04N 5/335

FI (5)：

H01L 27/14 A ,  H04N 5/335 E ,  H04N 5/335 Z ,  H04N 5/335 V ,  H01L 27/14 D