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J-GLOBAL ID：200903089123861309
パルス幅変調回路
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992177856
Publication number (International publication number)：1994021790
Application date： Jul. 06, 1992
Publication date： Jan. 28, 1994
Summary：
【要約】 (修正有)【目的】 低クロック周波数のパルス幅変調回路を提供する。【構成】 クロック101を入力するクロック遅延回路1と、位置データを検出するクロック遅延量検出回路5と、位置データと、変調信号を形成するディジタル・データとを入力して演算処理を行い、位置データに対応する遅延クロック選択用のクロック遅延段数データ信号を出力する演算回路8と、前記クロック遅延回路1より出力される複数の遅延クロックを入力し、前記クロック遅延段数データ信号を介して、複数の遅延クロックの内より一つの遅延クロックを選択して出力する選択回路11と、クロック101を遅延させて出力する遅延回路12と、選択回路11より出力される遅延クロック107と、遅延回路12より出力される遅延クロック106とを入力して、ディジタル・データ104に対応するパルス幅変調信号108を出力するパルス発生回路13とを備える。
Claim (excerpt)：
縦続接続される複数の遅延素子により形成され、所定の入力クロックを入力して、前記複数の遅延素子を形成する各遅延素子を介して複数の遅延クロックを出力するクロック遅延回路と、前記入力クロックを入力し、前記クロック遅延回路より入力される遅延クロックの出力されるタイミングにおいて、当該入力クロックのレベルを取込み出力するクロック・レベル検出回路と、前記クロック遅延回路より出力される複数の遅延クロックと、前記クロック・レベル検出回路より出力される入力クロックの取込みレベルとを入力して、前記入力クロックのレベルが変化している前記クロック遅延回路における遅延素子の段数の位置データを検出して出力するクロック遅延量検出回路と、前記位置データと、変調信号を形成するディジタル・データとを入力して演算処理を行い、前記位置データに対応する遅延クロック選択用のクロック遅延段数データ信号を出力する演算回路と、前記クロック遅延回路より出力される複数の遅延クロックを入力し、前記クロック遅延段数データ信号を介して、前記複数の遅延クロックの内より1つの遅延クロックを選択して出力する選択回路と、前記入力クロックを遅延させて出力する遅延回路と、前記選択回路より出力される遅延クロックと、前記遅延回路より出力される遅延クロックとを入力して、前記ディジタル・データに対応するパルス幅変調信号を出力するパルス発生回路と、を備えることを特徴とするパルス幅変調回路。
IPC (2)：
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