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J-GLOBAL ID：200903089277814656

半導体装置とその製造方法

Inventor： 川端 尚樹 ,  渕野 史裕
Applicant, Patent owner： 株式会社リコー
Agent (1)： 野口 繁雄
Gazette classification：公開公報
Application number (International application number)：1992046066
Publication number (International publication number)：1993218338
Application date： Jan. 31, 1992
Publication date： Aug. 27, 1993
Summary：

【要約】【目的】 MOSトランジタのショートチャネル効果を抑える。【構成】 平面形状が矩形のソース用N型拡散層2、その上にP型エピタキシャル層6、さらにその上にドレイン用N型拡散層10が形成され、エピタキシャル層6の4つの側壁にはゲート酸化膜7を介してワードライン8が形成されている。ワードライン8とソース2の間は厚いシリコン酸化膜3によって絶縁され、ワードライン8とドレイン10の間は厚いシリコン酸化膜15によって絶縁されている。チャネルはエピタキシャル層6に縦方向に形成される。

Claim (excerpt)：

平面形状が矩形の第1の拡散層上に同じ平面形状の半導体層を介して同じ平面形状の第2の拡散層が形成され、第1と第2の拡散層の側壁には絶縁膜が厚く形成されており、前記半導体層の4つの壁面にはゲート酸化膜を介してゲート電極を兼ねるワードラインが形成され、このワードラインは前記厚い絶縁膜によって第1と第2の拡散層と絶縁されており、第1と第2の拡散層がソース・ドレインとなり、前記半導体層の4つの側壁にチャネルが形成されることを特徴とする半導体装置。

IPC (2)：

H01L 27/108 ,  H01L 29/784

FI (2)：

H01L 27/10 325 H ,  H01L 29/78 321 V