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J-GLOBAL ID：200903089468326600

MOSトランジスタ及びその形成方法

Inventor： 黒川 敦雄
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：1994163061
Publication number (International publication number)：1996008430
Application date： Jun. 21, 1994
Publication date： Jan. 12, 1996
Summary：

【要約】【目的】 チャネル形成部のpn接合付近での電界強度を充分に緩和できるMOSトランジスタ及びその形成方法を提供し、素子構造の微細化を促進する。【構成】 半導体基板11aは表面に凸部11aを有している。凸部11aの上面にはゲート酸化膜12を介してゲート電極13が形成されている。凸部11aの両側壁からゲート電極13の側方側にかけての半導体基板11の表面層には、ソース14及びドレイン15の低濃度領域14a,15aが配置されている。また、ゲート電極13を挟んた低濃度領域14a,15bの両側の半導体基板11表面層には低濃度領域14a,15aと接合する状態でソース14及びドレイン15の高濃度領域14b,15bが配置されている。これによって、ゲート電極13下のチャネル形成部とドレイン15の高濃度領域15bとが、凸部11aの段差に対応した間隔を保って配置される。

Claim (excerpt)：

表面に凸部を有する半導体基板と、前記半導体基板の凸部の上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極と、ソース及びドレインを形成する不純物拡散層であって、少なくとも前記半導体基板の前記凸部の両側壁に沿って当該半導体基板中に配置される低濃度領域と、前記低濃度領域と共に前記ソース及びドレインを構成し前記低濃度領域よりも不純物濃度が高い不純物拡散層であって、前記低濃度領域と接合する状態で前記ゲート電極を挟んで当該低濃度領域の両側の前記半導体基板表面に沿って当該半導体基板中に配置される高濃度領域とからなることを特徴とするMOSトランジスタ。

IPC (3)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/265

FI (3)：

H01L 29/78 301 L ,  H01L 21/265 V ,  H01L 29/78 301 X