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J-GLOBAL ID：200903089579114416

電子回路の試験方法及び試験装置

Inventor： 森 豊 ,  磯田 豊 ,  岩本 尚美 ,  渡邊 久
Applicant, Patent owner： 富士通株式会社
Agent (1)： 遠山 勉 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997249110
Publication number (International publication number)：1999083952
Application date： Sep. 12, 1997
Publication date： Mar. 26, 1999
Summary：

【要約】【課題】多数の入出力端子を有する電子回路について、従来に比べて低コスト且つ短時間で実施可能な電子回路の試験方法を提供すること。【解決手段】電子回路チップ10のI/Oピン11d〜11oの良否のテストを行う場合には、これらのI/Oピン11d〜11oの全てからLOW信号が出力されるように各BSマクロ12の各BS-FF35〜37にテストデータをセットする。続いて、この際における電源電流IDD1を検出する。続いて、前記I/Oピン11d〜11oのうち、試験の対象ピンとなる何れか一つのI/Oピン11からHIGH信号が出力され残りのI/Oピン11からLOW信号が出力されるように各BSマクロ12の各BS-FF35〜37にテストデータをセットする。続いて、この際における電源電流IDD2を検出する。続いて、電源電流IDD2から電源電流IDD1を減算し、この減算結果が所定の閾値を上回る場合には、前記対象ピンがGNDとの間でショートしていると判定する。

Claim (excerpt)：

内部論理回路,この内部論理回路の複数の端子,及び該内部論理回路と該複数の端子との間に介在するバウンダリスキャン回路を備えた電子回路の試験方法であって、前記複数の端子のうち、出力端子となる端子の全てから同一レベルの信号が出力されるように前記バウンダリスキャン回路にテストデータをセットする第1のステップと、前記出力端子の出力が前記第1のステップで設定された状態にあるときにおいて、前記電子回路の電源電流を検出する第2のステップと、前記出力端子のいずれか一つの端子が、残りの出力端子と異なるレベルの信号を出力するように前記バウンダリスキャン回路にテストデータをセットする第3のステップと、前記出力端子の出力が前記第3のステップで設定された状態にあるときにおいて、前記電子回路の電源電流を検出する第4のステップと、前記第2のステップで検出された電源電流と前記第4のステップで検出された電源電流との差に基づいて、前記一つの異常の以上の有無を判定する第5のステップとを有することを特徴とする電子回路の試験方法。

IPC (3)：

G01R 31/28 ,  G06F 11/22 360 ,  H03K 19/00

FI (3)：

G01R 31/28 G ,  G06F 11/22 360 P ,  H03K 19/00 B