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J-GLOBAL ID：200903089628333781

半導体記憶装置

Inventor： 畠山 淳
Applicant, Patent owner： 富士通株式会社
Agent (1)： 平戸 哲夫
Gazette classification：公開公報
Application number (International application number)：1996024930
Publication number (International publication number)：1997219100
Application date： Feb. 13, 1996
Publication date： Aug. 19, 1997
Summary：

【要約】【課題】例えば、シンクロナスDRAMに関し、チップ面積の増加を招くことなく、テスト時、全ワード線に電圧ストレスをかけるに要する時間を短縮し、短時間で効率良く不良品を検出することができるようにする。【解決手段】バンク36〜39のそれぞれに昇圧電圧出力端71〜74を共通接続された昇圧電圧発生器42、51〜53を設けると共に、テストモード時には、選択された同一バンクの4本のワード線を同時に立ち上げることができるようにロウアドレスを縮退するアドレス縮退回路を設け、テストモード時には、同一バンクの4本のワード線に対して昇圧電圧発生器42、51〜53から昇圧電圧SVCCを供給する。

Claim (excerpt)：

重複して活性状態とすることができる異なるアドレスを有する複数のメモリ領域を有する半導体記憶装置であって、前記複数のメモリ領域に設けられ、昇圧電圧出力端を共通接続された、ワード線を立ち上げるための昇圧電圧を発生する複数の昇圧電圧発生器と、通常モード設定時には、選択されたメモリ領域の昇圧電圧発生器から昇圧電圧を発生させ、テストモード設定時には、選択されたメモリ領域に関係なく、前記複数の昇圧電圧発生器から昇圧電圧を発生させるように、前記複数の昇圧電圧発生器を制御する昇圧電圧発生制御回路と、前記テストモード設定時には、同一メモリ領域内の複数本のワード線を同時に立ち上げることができるように、ワード線のアドレスを縮退するアドレス縮退回路とを、備えていることを特徴とする半導体記憶装置。

IPC (3)：

G11C 29/00 303 ,  G11C 11/413 ,  G11C 11/401

FI (3)：

G11C 29/00 303 B ,  G11C 11/34 341 D ,  G11C 11/34 371 A