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J-GLOBAL ID：200903089630940741
多層配線半導体装置
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：1993342848
Publication number (International publication number)：1995169842
Application date： Dec. 15, 1993
Publication date： Jul. 04, 1995
Summary：
【要約】【目的】 多層配線半導体装置における配線遅延の増大を防止する一方で高集積化を可能とし、かつ配線の自動配線設計を可能にする。【構成】 5層以上の多層配線層のうち、第1層から第3層の各配線層の配線ピッチを2μm未満とし、それよりも上層の各配線層の配線ピッチを2μm以上で3μm以下とする。配線幅の微細化を可能とし、半導体装置の高集積化を実現する一方で、配線幅を大きくして配線遅延を防止し、半導体装置の高速動作を可能とする。また、第1層から第3層の各配線層の配線ピッチを同一とし、かつ第4層以上の各配線層の配線ピッチを同一とすることで、自動配線設計を可能とする。
Claim (excerpt)：
半導体基板に素子が形成され、この素子を電気接続するための5層以上の多層配線層を有する半導体装置において、前記多層配線層は、第1層から第3層の各配線層の配線ピッチが2μm未満であり、それよりも上層の各配線層の配線ピッチが2μm以上で3μm以下であることを特徴とする多層配線半導体装置。
IPC (3)：
H01L 21/82
, H01L 21/3205
, H01L 21/768
H01L 21/82 W
, H01L 21/88 Z
, H01L 21/90 W
