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J-GLOBAL ID：200903090000458575

再シーケンスシステム

Inventor： ネーデルローフ・レオ
Applicant, Patent owner： アルカテル・エヌ・ブイ
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994193303
Publication number (International publication number)：1995170275
Application date： Aug. 17, 1994
Publication date： Jul. 04, 1995
Summary：

【要約】【目的】 本発明は、第1のスイッチング・ノード (SN')とバッファレジスタ(OB)と第2のスイッチング・ノード(SN)との縦続接続を通るセル流のセルの再シーケンスにおける遅延ジッタを除去することを目的とする。【構成】 再シーケンスシステムはさらにバッファレジスタ(OB)に関連してこのバッファレジスタ(OB)において各セルが受ける時間遅延を測定するように構成された遅延測定回路(DDM)を含み、セルが第2のスイッチング・ノード(SN)によって切換えられた後に、各セルの測定された遅延を再シーケンス手段(TSG、IC、REG、SUB、RSU)に伝達する手段が設けられ、このセルが受ける時間遅延が予め定められた一定の時間遅延値と伝達された遅延の間の差に等しいことを特徴とする。

Claim (excerpt)：

第1のスイッチング・ノード (SN')とバッファレジスタ(OB)と第2のスイッチング・ノード(SN)との縦続接続を通って伝送されるセル流のセルを再シーケンスし、前記第2のスイッチング・ノード(SN)に関連された再シーケンス手段(TSG、IC、REG、SUB、RSU)を含む再シーケンスシステム(DDM、TSG、IC、REG、SUB、RSU)において、前記再シーケンスシステム(DDM、TSG、IC、REG、SUB、RSU)はさらに前記バッファレジスタ(OB)に関連され、前記バッファレジスタ(OB)において前記各セルが受ける時間遅延を測定するように構成された遅延測定回路(DDM)を含み、前記セルが第2のスイッチング・ノード(SN)によって切換えられた後に、各セルの測定された遅延を前記再シーケンス手段(TSG、IC、REG、SUB、RSU)に伝達する手段が設けられ、このセルが受ける時間遅延が予め定められた一定の時間遅延値と前記伝達された遅延の間の差に等しいことを特徴とする再シーケンスシステム。

IPC (3)：

H04L 12/28 ,  H04Q 3/00 ,  H04Q 3/52 101