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J-GLOBAL ID：200903090007532622

半導体装置の製造方法

Inventor： 大屋 秀市
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992162336
Publication number (International publication number)：1994005805
Application date： Jun. 22, 1992
Publication date： Jan. 14, 1994
Summary：

【要約】【目的】積層型キャパシタを有するDRAMセルの記憶容量値を増大するために、キャパシタ下層電極の表面積を簡単に効率よく増加させ得る製造方法を提供する。【構成】リンを含んだ多結晶シリコン膜1と第1の非晶質シリコン膜2を積層に堆積した後、所望の電極形状にパターニングする。次いで第2の非晶質シリコン膜3を堆積し、異方性エッチングにより積層パターンの側壁部にのみ第2の非晶質シリコン膜3を残す。次いで減圧雰囲気中で高温短時間アニールすることにより非晶質シリコン膜の表面に微小なシリコン結晶粒が成長する。その後の製造工程中の熱処理により多結晶シリコン膜1から表面を包む非晶質シリコン膜2,3へリンが拡散し、全体がn型にドーピングされた下層電極5が完成する。

Claim (excerpt)：

半導体基板上に、一導電型不純物を含んだシリコン材料からなる核を形成する工程と、該シリコン材料からなる核の露出表面を不純物を含まない非晶質シリコン膜で選択的に被覆する工程と、減圧雰囲気中で高温短時間アニールすることにより前記の非晶質シリコン膜表面に微小な結晶粒を成長させる工程と、高温処理によりシリコン材料の核から非晶質シリコン膜へ前記一導電型の不純物を拡張させて非晶質シリコン膜を前記一導電型とする工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 27/108 ,  H01L 27/04