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J-GLOBAL ID：200903090062451127

半導体容量素子構造および製造方法

Inventor：
山口 弘

About 山口 弘


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 若林 忠
Gazette classification：公開公報
Application number (International application number)：1997140384
Publication number (International publication number)：1998335602
Application date： May. 29, 1997
Publication date： Dec. 18, 1998
Summary：
【要約】【課題】 本発明は、立体的に加工された下部電極と高誘電率容量膜を用いた半導体容量素子において、リーク電流が低減された半導体容量素子の構造およびその製造方法を提供することを目的とする。【解決手段】 半導体基板101上の層間絶縁膜102上に設けられた立体形の下部電極104と、この下部電極104を覆う高誘電率容量膜106と、さらにこの高誘電率容量膜を覆う上部電極107とを有する半導体容量素子において、前記下部電極の形状が概ね直方体であって、その上面に接して絶縁膜105が設けられ、前記高誘電率容量膜がこの下部電極および絶縁膜を覆って積層されたことを特徴とする。
Claim (excerpt)：
半導体基板上の層間絶縁膜上に設けられた立体形の下部電極と、この下部電極を覆う高誘電率容量膜と、さらにこの高誘電率容量膜を覆う上部電極とを有する半導体容量素子において、前記下部電極の形状が概ね直方体であって、その上面に接して絶縁膜が設けられ、前記高誘電率容量膜がこの下部電極および絶縁膜を覆って積層されたことを特徴とする半導体容量素子。
IPC (4)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (3)：
H01L 27/10 621 C ,  H01L 27/04 C ,  H01L 27/10 621 B
Patent cited by the Patent：
Cited by examiner (6)
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