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J-GLOBAL ID：200903090147837342

増幅回路

Inventor： 藤井 達久 ,  竹本 一八男 ,  長谷川 篤 ,  北島 賢二 ,  伊沢 哲朗 ,  松本 克巳
Applicant, Patent owner： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社
Agent (1)： 秋田 収喜
Gazette classification：公開公報
Application number (International application number)：1992213995
Publication number (International publication number)：1993235665
Application date： Aug. 11, 1992
Publication date： Sep. 10, 1993
Summary：

【要約】【目的】 簡単な構成で実質適な高感度を実現する。【構成】 信号電荷を受ける第1のキャパシタC1と、この第1のキャパシタC1の電圧を受けるソースフォロワ回路と、このソースフォロワ回路の出力信号が第2のキャパシタC2を介してゲートに供給されるソース接地形態の増幅MOSFETQ5を含む反転増幅回路と、前記増幅MOSFETQ5のゲートとドレインとの間に設けられた帰還用の第3のキャパシタC3と、上記第1のキャパシタC1の信号電荷をリセットさせる間において上記増幅MOSFETQ5のゲートに所定のバイアス電圧を供給するスイッチ素子Q6とからなるものであり、上記増幅MOSFETQ5のドレインには、ゲートとソースとが接続されたディプレッション型MOSFETQ4が負荷手段として設けられ、かつこのディプレッション型MOSFETQ4のソースはその基板電位と同電位になっている。

Claim (excerpt)：

信号電荷を受ける第1のキャパシタと、この第1のキャパシタの電圧を受けるソースフォロワ回路と、このソースフォロワ回路の出力信号が第2のキャパシタを介してゲートに供給されるソース接地形態の増幅MOSFETを含む反転増幅回路と、前記増幅MOSFETのゲートとドレインとの間に設けられた帰還用の第3のキャパシタと、上記第1のキャパシタの信号電荷をリセットさせる間において上記増幅MOSFETのゲートに所定のバイアス電圧を供給するスイッチ素子とからなるものであり、上記増幅MOSFETのドレインには、ゲートとソースとが接続されたディプレッション型MOSFETが負荷手段として設けられ、かつこのディプレッション型MOSFETのソースはその基板電位と同電位になっていることを特徴とする増幅回路。

IPC (3)：

H03F 3/50 ,  H04N 5/14 ,  H04N 5/335