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J-GLOBAL ID：200903090234077168

酸化タンタル制御ゲート絶縁膜を使用する自己整合型積層ゲートEPROMセル

Inventor： ユイシク ヨーン ,  アルバート エム. バージモント ,  ロナルド エフ. コバックス
Applicant, Patent owner： ナショナル セミコンダクタ コーポレイション
Agent (1)： 小橋 一男 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992221577
Publication number (International publication number)：1993235366
Application date： Aug. 20, 1992
Publication date： Sep. 10, 1993
Summary：

【要約】 (修正有)【目的】 制御ゲート絶縁膜としてCVD酸化タンタル膜を使用する自己整合型スタックトゲートEPROMセルを製造する方法の提供。【構成】 半導体基板上にフローティングゲート絶縁物質の層を形成し、その上に導電性物質の第一層を形成し、これをパターン形成して露出した側壁を有するストライプを画定し、露出側壁上に絶縁物質を成長させ、前記ストライプ間にN型ドーパントを導入してN+ビット線を画定し、ストライプ上にTa2O5118を付着させ、その上にWを制御ゲート導電物質120として付着する。

Claim (excerpt)：

半導体基板にEPROMセルアレイを製造する方法において、(a)前記半導体基板の表面上にフローティングゲート絶縁物質からなる層を形成し、(b)前記フローティングゲート絶縁物質層上に導電性物質からなる第一層を形成し、(c)前記導電性物質からなる第一層をパターン形成して露出された側壁を有する導電性物質のストライプを画定し、(d)前記露出した側壁上に絶縁性物質を成長させ、(e)前記導電性物質のストライプの間において前記半導体基板内にN型ドーパントを導入してN+ビット線を画定し、(f)前記導電性物質のストライプ上に酸化タンタルを付着形成し、(g)前記酸化タンタル上に制御ゲート導電性物質を付着形成する、上記各ステップを有することを特徴とする方法。

IPC (2)：

H01L 29/788 ,  H01L 29/792