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J-GLOBAL ID：200903090319708086

半導体装置の製造方法

Inventor： 宇都宮 博昭 ,  渡野邊 恒
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1995181613
Publication number (International publication number)：1997036319
Application date： Jul. 18, 1995
Publication date： Feb. 07, 1997
Summary：

【要約】【課題】ビット線とワード線の短絡およびビット線間の短絡を確実に防止することができるセルフアラインコンタクトの製造方法を提供する。【解決手段】半導体基板1上のゲート絶縁膜2を介してワード線3および絶縁膜5を形成し、異方性エッチングによりワード線3の側壁に絶縁膜6を除いて除去し、絶縁膜9および11を堆積し、これを開孔して孔の底においてゲート絶縁膜2を露出し孔の側面において絶縁膜6の一部を露出し、絶縁膜12を堆積し、開孔部側壁に絶縁膜12を異方性エッチングにより残存させて残りの絶縁膜12を除去する。

Claim (excerpt)：

半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に導電膜を堆積する工程と、前記導電膜上に第2の絶縁膜を堆積する工程と、前記第2の絶縁膜上に配線のパターンを有するレジストを形成する工程と、前記レジストをマスクに前記第2の絶縁膜および前記導電膜を異方性エッチングにより除去して前記第1の絶縁膜を露出し残存する導電膜により配線層を形成する工程と、露出した前記第1の絶縁膜と残存する前記第2の絶縁膜上に第3の絶縁膜を堆積する工程と、前記第3の絶縁膜を異方性エッチングにより前記第2の絶縁膜と導電膜の側壁を除いて除去する工程と、前記第1の絶縁膜と前記第2の絶縁膜と前記第3の絶縁膜との上に第4の絶縁膜を堆積する工程と、前記第4の絶縁膜を開孔して孔の底において前記第1の絶縁膜を露出し孔の側面において前記第3の絶縁膜を露出する工程と、露出した前記第1の絶縁膜と前記第3の絶縁膜および第4の絶縁膜上に第5の絶縁膜を堆積する工程と、異方性エッチングにより前記開孔部の側壁に前記第5の絶縁膜を残存させて残りの第5の絶縁膜を除去する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (6)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 ,  H01L 21/768 ,  H01L 29/78 ,  H01L 21/336

FI (4)：

H01L 27/10 681 B ,  H01L 21/28 L ,  H01L 21/90 C ,  H01L 29/78 301 P