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J-GLOBAL ID：200903090473079636

半導体素子の製造方法

Inventor： 山内 智 ,  田村 浩之 ,  ▲吉▼丸 正樹
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1992052574
Publication number (International publication number)：1993259387
Application date： Mar. 11, 1992
Publication date： Oct. 08, 1993
Summary：

【要約】【目的】 本発明は、半導体素子におけるキャパシタ部の形成方法に関するもので、その面積の増大を図り、かつ誘電体膜を形成する際に生じる酸化シリコン層を除去し、容量を確保することを目的とするものである。【構成】 本発明は前記目的のために、キャパシタ部の下部電極1.7としてTi膜(他の金属膜でもよい)を形成し、スパッタ法によりその表面が起伏状のTi+Ta膜として、その上にTaOx +TiOx 膜などの誘電体膜1.8を形成するようにしたものである。

Claim (excerpt)：

半導体素子におけるキャパシタ部の形成方法として、(a)半導体基板上に前記キャパシタ部の下部電極に金属膜を使用し、該金属膜をスパッタ法によりその表面を起伏の多い形状にする工程と、(b)前記金属膜の上に、誘電体膜を形成する工程とを含むことを特徴とする半導体素子の製造方法。

IPC (4)：

H01L 27/04 ,  C23C 14/08 ,  H01L 21/203 ,  H01L 27/108