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J-GLOBAL ID：200903090507332042

半導体記憶装置

Inventor： 小林 真子 ,  谷崎 哲志 ,  有本 和民 ,  天野 照彦 ,  藤野 毅 ,  鶴田 孝弘 ,  森下 玄 ,  木下 充矢
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998021806
Publication number (International publication number)：1999219598
Application date： Feb. 03, 1998
Publication date： Aug. 10, 1999
Summary：

【要約】【課題】 高速動作と高信頼性を両立させることが可能な半導体記憶装置を提供する。【解決手段】 3行3列に分割された領域のうち、第2行第2列を除く領域に正規のメモリセルアレイ2〜16が配置される。第2行第2列の領域には冗長用のメモリセルアレイが配置される。正規のメモリセルアレイと冗長用メモリセルアレイとの置換動作は、メモリセルブロックを単位として行なわれる。

Claim (excerpt)：

チップ状に分割された半導体基板の主表面に形成される半導体記憶装置であって、前記半導体基板を3行3列に分割した領域のうちの第2行第2列を除く領域にそれぞれ配置される8つのメモリセルアレイを備え、各前記メモリセルアレイは、複数のワード線と、前記複数のワード線と交差する複数のビット線対と、前記複数のワード線と前記複数のビット線対の交点にそれぞれ対応して設けられる複数のメモリセルとを含み、各前記メモリセルアレイは、各々が第1所定数のメモリセル列および第2所定数のメモリセル行を有する複数の第1のサブブロックに分割され、前記第2行第2列の領域に配置される、冗長メモリセルアレイをさらに備え、前記冗長メモリセルアレイは、各々が前記第1所定数のメモリセル列および前記第2所定数のメモリセル行を有する複数の第2のサブブロックに分割され、前記メモリセルアレイの第1のサブブロックに欠陥が含まれる場合、外部からの設定に従って前記冗長メモリセルアレイの対応する第2のサブブロックと置換する置換手段をさらに備える、半導体記憶装置。

IPC (2)：

G11C 29/00 603 ,  G11C 29/00 631

FI (2)：

G11C 29/00 603 Z ,  G11C 29/00 631 Z

Patent cited by the Patent：

Cited by examiner (5)

• 特開平4-152565
  
• 半導体記憶装置およびそのテスト方法
  Gazette classification：公開公報   Application number：特願平6-226216   Applicant：三菱電機株式会社
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平4-141146   Applicant：三菱電機株式会社
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平7-229175   Applicant：三菱電機株式会社
• 特開平4-152565