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J-GLOBAL ID：200903090509682148

半導体装置の製造方法

Inventor： 東内 圭一郎
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993191539
Publication number (International publication number)：1995045495
Application date： Aug. 03, 1993
Publication date： Feb. 14, 1995
Summary：

【要約】【目的】半導体回路パターン間の重なり度と、重ね合せ誤差との相関を精密にモニターすること。【構成】テスト用基本セル11を含むセルテストパターンと、重ね合せ誤差測定パターン13とを基本セルを反復した形で含む半導体チップに形成する。【効果】半導体回路内の基本セルと同等の近接効果を有するテスト用基本セルをセルテストパターン内に形成でき、またこのセルテストパターンでのパターン間の重なり度と、重ね合せ誤差との相関を、レンズ像歪、ウェーハ歪、レチクルパターン相対位置誤差の影響を少なくして測定できる。

Claim (excerpt)：

複数の基本セルを反復した形で含む内部回路と、前記基本セルと同一に設計されたテスト用基本セルを少なくとも一つ含むテスト用セルアレーおよび前記テスト用セルアレーの周囲に配置された複数のテスト用ダミーセルを含むセルテストパターンと、前記基本セル形成における第1,第2のリソグラフィー工程でそれぞれ形成される第1,第2のパターンからなる重ね合せ誤差測定用パターンとを同一半導体基板に集積して形成する工程を有することを特徴とる半導体装置の製造方法。