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J-GLOBAL ID：200903090527247122

半導体装置の製造方法

Inventor： 知識 茂雄
Applicant, Patent owner： 九州日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000253852
Publication number (International publication number)：2002076109
Application date： Aug. 24, 2000
Publication date： Mar. 15, 2002
Summary：

【要約】【課題】高信頼性および高歩留まりを確保するトレンチ素子分離領域の形成方法を提供しハンプ現象の生じないMOSトランジスタを安定して製造する。【解決手段】シリコン基板1表面にパット絶縁層2と酸化マスク層3をパターニングして形成した後、酸化マスク層3をマスクにしてシリコン基板1表面を選択的に熱酸化しバーズビーク5を有するLOCOS酸化膜を形成する。更に、上記酸化マスク層3をエッチングマスクにして上記LOCOS酸化膜とその下のシリコン基板1をドライエッチングしシリコン基板1にトレンチ6を形成する。そして、上記トレンチ6を埋め込むように全面に埋込み用絶縁膜8を堆積させた後に上記酸化マスク層3を研磨ストッパ層として埋込み用絶縁膜8を化学機械研磨してトレンチ素子分離領域を形成する。

Claim (excerpt)：

シリコン基板表面にトレンチ素子分離領域を形成する方法であって、前記シリコン基板表面に第1の絶縁層と耐酸化性のある第2の絶縁層とをこの順に積層しパターニングする工程と、前記第2の絶縁層パターンを酸化マスクにして前記シリコン基板表面を選択的に熱酸化し前記第2の絶縁層パターンの端部に沿いバーズビークを有するLOCOS酸化膜を形成する工程と、前記第2の絶縁層パターンをエッチングマスクにして前記LOCOS酸化膜とその下のシリコン基板をドライエッチングし溝を形成する工程と、前記溝を埋め込むように全面に絶縁膜を堆積させた後に前記第2の絶縁層パターンを研磨ストッパとして前記絶縁膜を化学機械研磨する工程とを含むことを特徴とする半導体装置の製造方法。

F-Term (11)：

5F032AA13 ,  5F032AA14 ,  5F032AA36 ,  5F032AA43 ,  5F032AA44 ,  5F032BB01 ,  5F032DA04 ,  5F032DA25 ,  5F032DA33 ,  5F032DA74 ,  5F032DA78