伝送制御装置

Inventor：
Applicant, Patent owner： ,
Agent (1)：山口巖
Gazette classification：公開公報
Application number (International application number)：1994032770
Publication number (International publication number)：1995244623
Application date： Mar. 03, 1994
Publication date： Sep. 19, 1995
Summary：

【要約】【目的】データ伝送速度に大きな差のあるデータ処理ステーション装置間でデータの伝送が高い信頼度で効率よく行われる伝送制御装置を提供する。【構成】並列データとシリアルデータとを相互に変換して送受信する伝送制御装置の受信データを送信までの間一時格納しておく記憶手段を、受信した各ワードの内容と各ワードの転送処理後に処理されるべき内容を示す制御信号と受信されたワードが正しく格納されたか否かを示す状態フラグと、を同段に格納するデータワードと制御信号および状態フラグの合計ビット数と同数の記憶セルからなる記憶セグメントを複数連ねた拡張されたFIFO形のバッファ2として構成し、拡張FIFOバッファ2に格納されているデータを引き出して送出するとき、制御信号記憶セルと状態フラグ記憶セルに格納されているデータを同時に読み取り、この情報内容に対応した転送処理を実行するバスインターフェース制御部51とデータ変換インターフェース52とで伝送制御装置を構成する。

Claim (excerpt)：

並列データを転送する内部データバスを備えた装置機器とシリアル伝送路を結合する伝送制御装置であって、データワードと同数の記憶セルからなる記憶セグメントを複数連ね、この記憶セグメントに格納したデータを引き出すとき、格納した順に引き出すFIFOバッファに、各データワードがFIFOバッファから引き出された後に処理されるべき内容を示す制御信号と、FIFOバッファに格納された各データワードを検査した結果を示す状態フラグと、を格納するそれぞれ少なくとも1ビットの記憶セルを追加し、FIFOバッファの各段の記憶セルの数をデータワードと制御信号および状態フラグの合計ビット数と同数とした拡張FIFOバッファと、内部データバスと前記拡張FIFOバッファ間のデータ転送を行うバスインターフェースを通過するデータを監視し、拡張FIFOバッファへのデータ書き込みの場合には拡張FIFOバッファの制御信号記憶セルと状態フラグ記憶セルへの通過データ検査結果を書き込み、拡張FIFOバッファの格納データを引出すときには制御信号記憶セルと状態フラグ記憶セルの内容を読み取るバスインタフェース制御部と、シリアル伝送路につながる伝送路インターフェースと前記拡張FIFOバッファ間でデータ直列並列変換して転送するデータ変換インターフェースを通過するデータを監視し、拡張FIFOバッファへのデータ書き込みの場合には拡張FIFOバッファの制御信号記憶セルと状態フラグ記憶セルへの通過データ検査結果を書き込み、拡張FIFOバッファの格納データを引出すときには制御信号記憶セルと状態フラグ記憶セルの内容を読み取るデータ変換インターフェース制御部と、バスインターフェース制御部とデータ変換インターフェースにおいて読み取られた制御信号記憶セルと状態フラグ記憶セルの内容にもとづいてフレームメッセージのデータの送受信を制御する送受信制御部と、を備えたことを特徴とする伝送制御装置。

IPC (2)：

G06F 13/00 353 , H04L 12/40

Patent cited by the Patent：

Cited by examiner (5)

特開平2-246445
特開昭63-084346
特開平4-170126

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