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J-GLOBAL ID：200903090690963480

閾値下スイングを有する絶縁ゲート電界効果トランジスタおよびその製造方法

Inventor： ビダ・イルデレム・バーガー ,  ミッチェル・エッチ・カネシロ ,  ダイアン・ダウ ,  ケビン・エム・クレイン ,  ミッチェル・ピー・マスケリエール ,  イー・ジェイムズ・プレンダーガスト
Applicant, Patent owner： モトローラ・インコーポレイテッド
Agent (1)： 大貫 進介 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995097658
Publication number (International publication number)：1995283413
Application date： Mar. 31, 1995
Publication date： Oct. 27, 1995
Summary：

【要約】【目的】 パンチスルー保護を施すプロセス段階から切り離された、VT および装置漏れ電流を設定するプロセス段階を有し、閾値下スイングを低減する絶縁ゲート電界効果トランジスタ10,70を提供する。【構成】 単方向性トランジスタ10において、ソース領域48,51とドレイン領域49,52との間のドーパント層25,30の部分37,45は、チャネル領域として機能し、VT および装置漏れ電流を設定する。ハロー領域34,39は、ソース領域48,51を収容し、パンチスルー電圧を設定する。双方向性トランジスタ70では、ソース領域83,86およびドレイン領域84、87の両方がハロー領域75,74,79,81内に収容される。ドーパント層25,30の部分76,82は、VT および漏れ電流を設定し、ハロー領域75,79はパンチスルー電圧を設定する。

Claim (excerpt)：

閾値下スイングを有する絶縁ゲート電界効果トランジスタを製造する方法であって:主面(12)を有する第1導電型の半導体基板(11)を設ける段階;前記半導体基板(11)の第1領域(13)において、第1導電型のドーパント層(25)を形成する段階;前記第1領域(13)の前記主面(12)の部分にゲート構造(29’)を形成する段階;前記半導体基板(11)において前記第1導電型の第1ドーパント領域(34)を形成する段階であって、第1ドーパント領域(34)は、前記ゲート構造(29’)の第1側面に整合され、前記第1ドーパント領域(34)の一部は、前記ゲート構造(29’)の下に延在し、かつ前記ゲート構造(29’)の一部の下の前記ドーパント層(25)の部分と連続する段階;前記半導体基板(11)において第2導電型の第2ドーパント領域(48)および第3ドーパント領域(49)を形成する段階であって、前記第2ドーパント領域(48)は前記第1ドーパント領域(34)内に収容され、前記第3ドーパント領域(49)は、前記ゲート構造(29’)の第2側面に整合され、前記第2ドーパント領域(48)の一部は、前記ゲート構造(29’)の別の部分の下に延在する段階;第1電極(56)および第2電極(57)を形成する段階であって、前記第1電極(56)は前記第2ドーパント領域(48)と接触し、前記第2電極(57)は前記第3ドーパント領域(57)と接触する段階;および前記ゲート構造(29’)の一部と接触する第3電極(61)を形成する段階;によって構成されることを特徴とする方法。

IPC (3)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092

FI (2)：

H01L 29/78 301 S ,  H01L 27/08 321 C