Pat

J-GLOBAL ID：200903090826914410

半導体集積回路の遅延時間算出方法及び計算機支援設計装置

Inventor： 堀江 真治
Applicant, Patent owner： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1994088920
Publication number (International publication number)：1995296017
Application date： Apr. 26, 1994
Publication date： Nov. 10, 1995
Summary：

【要約】【目的】遅延時間方程式を算出する必要がなく、論理セルの遅延時間を正確に算出する。【構成】遅延定義ファイル3には論理セルの遅延時間を決定するための入力信号のなまりによる遅延時間、負荷容量及びそれらの値に対応する複数の遅延時間の情報が定義されている。遅延時間算出装置12は、データベース2から展開された論理セルの情報及びネットの情報を読み出し、各ネットに負荷容量を割り付け、論理セルの入力スリューを計算する。算出装置12は遅延時間を算出すべき論理セルの入力スリュー及び出力端子の負荷容量と、ファイル3に記憶された各論理セルの入力スリュー、出力端子の負荷容量及びそれらに対応する遅延時間に基づいて、補間法により各論理セルの遅延時間を算出する。

Claim (excerpt)：

計算機支援設計装置を使用して、半導体集積回路を構成するとともに、少なくとも1つの入力端子と少なくとも1つの出力端子とを備える種々の論理セルに関して、各論理セルへの入力信号に対する出力信号の遅延時間を算出する方法であって、前記各論理セルの遅延時間を決定するための複数のパラメータを定義し、前記各論理セルに関して、前記複数のパラメータに任意の値を設定したときの遅延時間を複数算出し、その算出した複数の遅延時間及びそれらの遅延時間に対応するパラメータの値を前記計算機支援設計装置に記憶しておき、前記各論理セルの複数のパラメータに設定された所定の値を前記計算機支援設計装置に入力し、その所定値と前記記憶された各論理セルの複数のパラメータの値及び複数の遅延時間に基づいて補間計算を行うことにより、各論理セルの遅延時間を算出することを特徴とする半導体集積回路の遅延時間算出方法。