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J-GLOBAL ID：200903090864164808

不揮発性半導体記憶装置

Inventor： 池田 直史
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1996351139
Publication number (International publication number)：1998189781
Application date： Dec. 27, 1996
Publication date： Jul. 21, 1998
Summary：

【要約】【課題】NAND型のメモリセルブロックを有する不揮発性半導体記憶装置において、読みだし時に非選択メモリセルのワード線への印加電圧を低減することができてゲートディスターブを低減可能であり、非選択メモリセルのしきい値電圧が選択メモリセルのベリファイ動作に影響を及ぼさず、しきい値電圧Vthの狭帯化が可能な不揮発性半導体記憶装置を提供する。【解決手段】メモリセルブロックの各々のメモリセルMCには、トランジスタがそれぞれ並列接続されており、メモリセルMCは、各チャネル形成領域上のゲート幅方向においてチャネル形成領域の一部を覆うように形成されており、トランジスタは、メモリセルMCの非形成領域に形成されており、メモリセルMCの半導体層との間の絶縁膜には、膜厚が薄くなっている薄膜化部が形成されている構成とした。

Claim (excerpt)：

電荷蓄積層を有する記憶素子が複数個直列接続されたメモリセルブロックを一以上有する不揮発性半導体記憶装置であって、前記メモリセルブロックの各々の記憶素子には、トランジスタがそれぞれ並列接続されており、前記各記憶素子は、半導体層の記憶素子形成領域内に所定の間隔で形成された拡散層領域を介して形成されており、前記電荷蓄積層は、前記半導体層の各拡散層領域間に形成された各チャネル形成領域上のゲート幅方向において、当該チャネル形成領域の一部を覆うように形成されており、前記トランジスタは、各チャネル形成領域上の前記電荷蓄積層の非形成領域に形成されており、前記電荷蓄積層と前記半導体層との間の絶縁膜には、膜厚が薄くなっている薄膜化部が形成されている不揮発性半導体記憶装置。

IPC (6)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  G11C 16/02 ,  H01L 27/115

FI (5)：

H01L 29/78 371 ,  G11C 17/00 622 E ,  G11C 17/00 623 A ,  G11C 17/00 641 ,  H01L 27/10 434