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J-GLOBAL ID：200903091028521627

半導体装置の製造方法

Inventor： 久枝 健弘
Applicant, Patent owner： 富士通株式会社
Agent (1)： 中島 洋治 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992233316
Publication number (International publication number)：1994085245
Application date： Sep. 01, 1992
Publication date： Mar. 25, 1994
Summary：

【要約】【目的】 MOSトランジスタのゲート電極の製造方法に関し,ゲート電極を構成するポリシリコン膜へのドーピングを確実に行えるようにすると共に,薄膜化できるようにして,ゲート電極の低抵抗化および薄膜化を実現する。【構成】 シリコン基板11上にゲート酸化膜13を形成し,その上にポリシリコン膜14を堆積する。ポリシリコン膜14中に,ドーパントイオンを注入する。熱処理を施して,ポリシリコン膜14中に注入されたドーパントを活性化させる。全面エッチングを行って,ポリシリコン膜14を薄膜化させ,薄膜化ポリシリコン膜15を形成する。薄膜化ポリシリコン膜15上に,高融点金属膜16を堆積する。熱処理を施して,高融点金属膜16をシリサイド化して高融点金属シリサイド膜17を形成する。高融点金属シリサイド膜17および薄膜化ポリシリコン膜15から成る積層体をパターニングして,ゲート電極18を形成する。

Claim (excerpt)：

MOSトランジスタのゲート電極の製造方法であって,シリコン基板上にゲート酸化膜を形成する工程と,該ゲート酸化膜上に,ポリシリコン膜を堆積する工程と,該ポリシリコン膜中に,ドーパントイオンを注入する工程と,熱処理を施して,前記ポリシリコン膜中に注入されたドーパントを活性化させる工程と,全面エッチングを行って,前記ポリシリコン膜を薄膜化させ,薄膜化ポリシリコン膜を形成する工程と,該薄膜化ポリシリコン膜をゲート電極の形状にパターニングする工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 29/784 ,  H01L 21/336

FI (2)：

H01L 29/78 301 G ,  H01L 29/78 301 P