Pat

J-GLOBAL ID：200903091164534309

メモリ装置のセルアレイ製造方法

Inventor： 金 泓秀 ,  崔 正達 ,  安 聖泰
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 高月 猛
Gazette classification：公開公報
Application number (International application number)：1997248913
Publication number (International publication number)：1998107167
Application date： Sep. 12, 1997
Publication date： Apr. 24, 1998
Summary：

【要約】【課題】 コントロールゲートとフローティングゲートとの間のカップリング比を上げ且つ層間絶縁体の特性低下を防止可能であるトレンチ分離式のセルアレイ製造方法を提供する。【解決手段】 トンネル絶縁体202上に形成した第1導電体203の上にストッパ204,205を形成してからトレンチ形成部分をエッチングして基板まで掘り下げるトレンチ形成過程と、そのトレンチ207を埋めてセルアレイ表面を覆う素子分離体208を形成した後にストッパ205が露出するまで平坦化を実施する平坦化過程と、ストッパ204,205及び素子分離体をエッチングして第1導電体203の側面部分まで露出させ、その上に層間絶縁体209を形成する層間絶縁過程と、層間絶縁体209上に第2導電体210を形成してパターニングし、フローティングゲート203及びコントロールゲート210を形成するセル形成過程と、を行う。

Claim (excerpt)：

フローティングゲートトランジスタをメモリセルに使用してトレンチにより素子間分離するメモリ装置のセルアレイ製造方法において、トンネル絶縁体上に形成した第1導電体の上にストッパを形成してからトレンチ形成部分をエッチングして基板まで掘り下げるトレンチ形成過程と、これにより形成されたトレンチを埋めてセルアレイ表面を覆う素子分離体を形成し、その素子分離体に対し前記ストッパが露出するまで平坦化を実施する平坦化過程と、この後に前記ストッパ及び素子分離体をエッチングして前記第1導電体の側面部分まで露出させ、その上に層間絶縁体を形成する層間絶縁過程と、その層間絶縁体上に第2導電体を形成してからパターニングし、前記第1導電体をフローティングゲートとし且つ前記第2導電体をコントロールゲートとしたメモリセルを形成するセル形成過程と、を含むことを特徴とするセルアレイ製造方法。

IPC (5)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/76 ,  H01L 27/115

FI (3)：

H01L 29/78 371 ,  H01L 21/76 L ,  H01L 27/10 434

Patent cited by the Patent：

Cited by applicant (3)

• 特開平4-335578
  
• 特開昭62-043180
  
• 特開平3-060071