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J-GLOBAL ID：200903091212084094
低電圧行列アドレス信号が更に高い画素の励起電圧を制御するフラット・パネル表示装置
Inventor：
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Applicant, Patent owner：
Agent (1)：
田澤 博昭 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993103745
Publication number (International publication number)：1994130909
Application date： Apr. 07, 1993
Publication date： May. 13, 1994
Summary：
【要約】【目的】 標準的なCMOS,NMOS又は他の集積回路論理レベルと互換性のある低信号電圧にて高い画素励起電圧を切り換える技術を提供すること。【構成】 好適実施態様における電界放出表示装置においては、エミッター対グリッド電圧差が非放出期間中に0付近に維持され、一対の直列に接続された電界効果型トランジスター(QC,QR )を通じて各行と列の交差部において画素エミッター(22Aー22C)をアース接続することで放出を生ぜしめるのに十分なレベル迄上げられる。表示の明るさ制御は放出電流を調節出来るよう直列に接続された電界効果型トランジスター(FET)のいずれかのゲート電圧を変えることにより達成される。その上、可融性リンク(FL)がFET(QC,QR )を通じて接地路と直列に設置される。フレーム時間の百分率として画素励起時間のヂューティ・サイクルを変えることによりグレイ・スケール・シェーディングが付随する。
Claim (excerpt)：
多数の列アドレス・ライン(C0,C1)と交差する多数の行アドレス・ライン(R0,R1)を有し、単一行アドレス・ラインと単一列アドレス・ラインの交差が表示装置内の単一画素と組み合っており、全体の表示装置に共通しているグリッド(21)、各グル-プが特定の画素と組み合っている電界放出陰極のグル-プを備えた電界放出表示装置において、表示装置内の個々の画素を選択的に励起する方法であって:特定の画素の非励起状態にある期間中に、電界放出を生ぜしめるのに不十分な第1電圧差をグリッド(21)とその画素と組み合っている陰極(22Aー22C)のグループの間に維持する段階;当該画素が励起されている期間中にグリッド(21)と陰極(22Aー22C)のグループの間の電圧差を第2電圧差迄上昇させ、前記第2電圧差が電界放出を生ぜしめるのに十分であり、電圧差の前記上昇が当該画素と組み合っている行信号(SR ) と列信号(SC ) でゲート処理される少なくとも1個の引き下げ電流路を通じて当該画素と組み合っている陰極のグループ上の電位差を引き下げることにより達成されることから成る方法。
IPC (3)：
G09G 3/20
, G02F 1/133 505
, G02F 1/136 500
