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J-GLOBAL ID：200903091232655896

半導体記憶装置及びその製造方法

Inventor： 山下 寛樹 ,  小澤 良夫 ,  佐藤 敦祥
Applicant, Patent owner： 株式会社東芝
Agent (7)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
Gazette classification：公開公報
Application number (International application number)：2003192498
Publication number (International publication number)：2005026592
Application date： Jul. 04, 2003
Publication date： Jan. 27, 2005
Summary：

【課題】隣接セルに配置された第一導電層間の浮遊容量を低減し、同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能な半導体記憶装置及びその製造方法を提供する。【解決手段】平行に列方向に走行し、突出部の頂部の角部が面取りされた素子分離絶縁膜7と、素子分離絶縁膜7で分離され、上部端面が素子分離絶縁膜7の上部端面よりも低い第一導電層3と、比誘電率εrが素子分離絶縁膜7の比誘電率εrより大きい絶縁膜からなり、第一導電層3の上部端面から素子分離絶縁膜7の上部端面に渡り連続的に形成され、隣接するメモリセルユニットに共通な導電層間絶縁膜9と、導電層間絶縁膜9上に配置され、隣接するメモリセルユニットに共通の第二導電層10とを備える。【選択図】 図1

Claim (excerpt)：

複数のメモリセルトランジスタを列方向及び行方向にアレイ状に配置してメモリセルアレイが形成され、前記メモリセルアレイは、 前記行方向に隣接するメモリセルトランジスタ間で前記列方向に延在する素子分離絶縁膜と、 前記行方向に関して前記素子分離絶縁膜で互いに分離され、上部端面が前記素子分離絶縁膜の上部端面の最高部の位置よりも低い、前記メモリセルトランジスタの一部を構成する第一導電層と、 比誘電率が前記素子分離絶縁膜の比誘電率より大きい絶縁膜からなり、前記第一導電層の上部端面から前記素子分離絶縁膜の上部端面に渡り連続的に形成され、前記行方向に隣接するメモリセルトランジスタに共通な導電層間絶縁膜と、 前記導電層間絶縁膜上に配置され、前記行方向に隣接するメモリセルトランジスタに共通の第二導電層 とを備える半導体記憶装置であって、前記行方向に沿った切断面において、前記素子分離絶縁膜の上部端面の両側が面取りされていることを特徴とする半導体記憶装置。

IPC (5)：

H01L21/8247 ,  H01L21/76 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (3)：

H01L29/78 371 ,  H01L27/10 434 ,  H01L21/76 L

F-Term (35)：

5F032AA35 ,  5F032AA44 ,  5F032CA03 ,  5F032CA17 ,  5F032DA25 ,  5F032DA33 ,  5F083EP02 ,  5F083EP23 ,  5F083EP53 ,  5F083EP54 ,  5F083EP56 ,  5F083EP76 ,  5F083EP78 ,  5F083EP79 ,  5F083JA02 ,  5F083JA06 ,  5F083JA14 ,  5F083JA19 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR22 ,  5F083PR40 ,  5F101BA01 ,  5F101BA26 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BB17 ,  5F101BD02 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BH14 ,  5F101BH15

Patent cited by the Patent：

Cited by examiner (1)

• 特開平4-026162