ダイナミック・ランダム・アクセス・メモリーの製造に有用な相補型n-チャンネル及びp-チャンネル集積回路の作成

Inventor： ,
Applicant, Patent owner：
Agent (1)：田澤博昭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992303298
Publication number (International publication number)：1993259400
Application date： Oct. 16, 1992
Publication date： Oct. 08, 1993
Summary：

【要約】 (修正有)【目的】高密度DRAMの如き極めて大規模の集積回路の製造におけるn-チャンネルとp-チャンネル金属酸化物半導体デバイスを作成する方法の提供。【構成】選択された導電性及び非導電性材料14、22、24、26のn-チャンネルとp-チャンネル・ゲート層が最初に半導体基板10、12の表面上に形成され、メモリー・アレイと基板の周辺部分内のn-チャンネル・ゲート層は最初に光学的に形成され、将来のp-チャンネル・トランジスターとP+活性エリアが形成される基板のエリア12上の所定位置にp-チャンネル・ゲート層を残す。次に、一連のイオン注入段階が実行されてn-チャンネル・トランジスターを形成し、そのためマスキング段階は使用せず、p-チャンネル周辺部分の所定位置にあるゲート層はこの周辺部分に対するイオン注入マスクとして作用し、そのためn-型イオンが周辺部分のp-型トランジスター・エリアに流入するのを防止する。

Claim (excerpt)：

内部に相補型n-チャンネル及びp-チャンネル・デバイスを有し、以下の方法で作成される集積回路であって、a)PMOSとNMOS領域(10、12)を形成し、半導体デバイスを形成すべく処理されている半導体基板のメモリー・アレイ部分と隣接する周辺アレイ部分を横切って延在する導電性(22、24)及び非導電性(14、26)トランジスター・ゲート材料の多レベル層(14、22、24、26)を形成する段階、b)前記メモリー・アレイ部分内及び前記周辺アレイ部分内のNMOS領域内にn-チャンネル・トランジスター・ゲートを光学的に形成し、一方、前記周辺アレイ部分内のPMOS領域内の将来のトランジスター領域上に前記ゲート電極層を所定位置に残す段階、c)前記n-チャンネル・トランジスターに対するビット・ライン又は桁ラインに対する前記n-チャンネル・トランジスター・ゲートに隣接する前記メモリー・アレイ部分の領域内及び前記周縁アレイ部分内の前記NMOS領域内にn型ドーパント・イオンを注入する段階、d)前記メモリー・アレイ部分内及び前記周辺アレイ部分の前記NMOS領域内に同時的に誘電スペーサーを蒸着し、エッチング処理する段階、e)前記周辺アレイ部分内の前記NMOS領域内に前記メモリー・アレイ部分内にソース/ドレン領域(126、128)を注入する段階、f)p-チャンネル・トランジスター(116)を形成する段階、g)桁ラインとPMOSトランジスターに対して同時的に誘電スペーサーを形成する段階、h)前記n-チャンネル・トランジスターに対する前記ビット・ライン又は桁ラインの上部に(106における)積層コンデンサー構造を形成する段階、i)前記半導体基板の前記周辺アレイ部分内にp-チャンネル・トランジスター・ゲートを光学的に形成し、一方、イオン注入に対してマスク処理された(116)前記メモリー・アレイ部分を残す段階、及び、j)桁ラインとPMOSトランジスターに対する誘電スペーサーの同時的形成に引続き、p型又はn型ドーパント・イオンをそれぞれp-チャンネル又はn-チャンネル・トランジスター・ゲートに隣接する前記周辺アレイ部分の領域内に注入し、前記周辺アレイ部分内にビット・ライン又は桁ラインを形成し、かくして高性能及び高周波数p-n接合デバイスが最低の温度サイクリング及びイオン注入マスキング段階に露光されつつ形成される段階から成る集積回路。

IPC (2)：

H01L 27/092 , H01L 27/108

FI (2)：

H01L 27/08 321 K , H01L 27/10 325 H

Patent cited by the Patent：

Cited by examiner (3)

特開昭58-043556
特開昭62-165355
特開昭63-226055

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