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J-GLOBAL ID：200903091522936422
ヘテロ接合FET及びその製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1992072777
Publication number (International publication number)：1993182991
Application date： Feb. 20, 1992
Publication date： Jul. 23, 1993
Summary：
【要約】 (修正有)【目的】 能動層の側壁部でのゲートリーク電流の発生を抑制でき、良好な高周波特性を示すヘテロ接合FETとこれを得る製造方法を提供する。【構成】 ヘテロ接合を有する半導体層上にゲート電極9bを形成し、次いで、この半導体層をエッチングしてメサ形状の能動層20bを形成した後、上記ゲート電極9bの周囲を埋め込むように上記能動層20bの上面に絶縁膜18を形成し、該絶縁膜18の上面に該絶縁膜から露出する上記ゲート電極9b表面とその一部が接合するゲート引き出し電極17を形成する。
Claim (excerpt)：
半導体基板と、チャネル層と該チャネル層に対してヘテロ接合する半導体層とを含む多層構造の半導体層からなり、上記半導体基板上にメサ形状に配設されてなる能動層と、上記半導体基板上面から上記能動層上面に向けて上記能動層の側壁部を通って延設されたソース及びドレイン電極と、上記ソース及びドレイン電極の間に、これらと直交する方向に上記半導体基板上面から上記能動層上面に向けて上記能動層の側壁部を通って延設されたゲート電極とを備えたヘテロ接合FETであって、上記能動層の側壁部において上記ゲート電極とショットキー接合しにくい半導体層がサイドエッチングされていることを特徴とするヘテロ接合FET。
IPC (2)：
H01L 21/338
, H01L 29/812
Cited by examiner (8)
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