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J-GLOBAL ID：200903091587880203
半導体装置
Inventor：
,
Applicant, Patent owner：
Agent (1)：
佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992000282
Publication number (International publication number)：1993183153
Application date： Jan. 06, 1992
Publication date： Jul. 23, 1993
Summary：
【要約】【構成】 p型基板11表面近傍の領域にチャネル長分の間隔を置いてn+ 型ソース、ドレイン各領域12,13が形成され、基板11の一主面上の領域12,13間にはゲート酸化膜14が形成され、この酸化膜14上にゲート電極15が形成される。基板11上の領域12,13を除く半導体領域中、酸化膜14直下の上層部はチャネル深さを網羅する深さ単結晶Siによりチャネル形成層16として形成され、この層16直下の下層部は全域がSi=75%、Ge=25%の一定組成比であるSiGeからなり、正孔に対しチャネル形成層16よりもエネルギー状態が低く且つ全域に亘り定エネルギ状態とした定エネルギ層17として形成される。【効果】 正孔がゲート酸化膜14に侵入し難く、また正孔をチャネル形成層16から離せるため、FET特性の変動が抑制される。
Claim (excerpt)：
絶縁ゲート型トランジスタを構成するものであって、ゲート絶縁膜下に配設され、主伝導キャリアとは逆極性の電荷について、前記ゲート絶縁膜より遠い側の方が該ゲート絶縁膜に近い側よりも低くなるようにそのエネルギ状態が調整されているエネルギ状態調整層を備えていることを特徴とする半導体装置。
IPC (2)：
Patent cited by the Patent：
Cited by examiner (6)
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