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J-GLOBAL ID：200903091589179820

半導体記憶装置及びその製造方法

Inventor： 岩佐 昇一
Applicant, Patent owner： 新日本製鐵株式会社
Agent (1)： 國分 孝悦
Gazette classification：公開公報
Application number (International application number)：1998083890
Publication number (International publication number)：1999284146
Application date： Mar. 30, 1998
Publication date： Oct. 15, 1999
Summary：

【要約】【課題】DRAMにおいて、トリプルウェル構造を用いること無く、メモリセルアレイ部の基板電位を独立に制御可能とする。【解決手段】酸化膜層2を介して2枚のp型シリコン単結晶基板を貼り合わせたSOI基板を用い、メモリセルアレイ部Aと周辺回路部Bを、トレンチ4内の埋め込み酸化膜層6により絶縁分離する。メモリセルアレイ部Aにおける素子間分離を、フィールドシールド電極8aによるフィールドシールド素子分離構造により行い、SOI構造固有の基板浮遊効果を回避して、保持特性を良好にする。周辺回路部Bにおける素子間分離は、LOCOS酸化膜28やSTI(Shallow Trench Isolation) 法等の絶縁体分離で行い、CMOS構造等における素子間分離を簡便に行えるようにして、高速化を達成する。

Claim (excerpt)：

第1の絶縁層上に設けられた単結晶半導体層にメモリセルアレイ領域及び周辺回路領域の各素子が形成された半導体記憶装置であって、前記メモリセルアレイ領域を取り囲むように、且つ、前記単結晶半導体層を貫通して形成されたトレンチ内に第2の絶縁層が設けられ、前記第1及び第2の絶縁層により、前記メモリセルアレイ領域の前記単結晶半導体層が前記周辺回路領域の前記単結晶半導体層から電気的に絶縁分離されており、前記メモリセルアレイ領域では、フィールドシールド素子分離法により素子間分離がなされ、前記周辺回路領域では、絶縁体分離法により素子間分離がなされていることを特徴とする半導体記憶装置。

IPC (3)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/76

FI (5)：

H01L 27/10 681 D ,  H01L 21/76 S ,  H01L 27/10 621 Z ,  H01L 27/10 625 C ,  H01L 27/10 681 F