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J-GLOBAL ID：200903091604758700

多重同期遅延回路

Inventor： 佐伯 貴範
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997040701
Publication number (International publication number)：1998145347
Application date： Feb. 25, 1997
Publication date： May. 29, 1998
Summary：

【要約】【課題】外部クロック信号サイクル依存性による分解能の時間を改善する【解決手段】パルス信号の入力直前のパルス間隔に対応した遅延時間を持つ遅延信号をそれぞれ出力し且つ同等の遅延時間差を保ち順に出力する第一,第二の同期遅延回路100A,100Bと、各遅延信号を入力しそれらの論理出力により多重化し多重遅延信号として出力する多重化回路100Cと、を備え、同期遅延回路100Aは、パルス信号に対応した信号を入力し各遅延時間差を同等に調整する遅延回路101AAと、第1の遅延回路列101A,制御回路103A,第2の遅延回路列102Aと、この第2の遅延回路列102Aの出力を入力し各遅延時間差を同等に調整し遅延信号として出力する遅延回路102AAと、を備えている。また、第二の同期遅延回路100B内も同様に構成されている。

Claim (excerpt)：

パルス信号の入力直前のパルス間隔に対応した遅延時間を持つ遅延信号をそれぞれ出力し且つ同等の遅延時間差を保ち順に出力する複数の同期遅延回路と、前記各遅延信号を入力しそれらの論理出力により多重化し多重遅延信号として出力する多重化回路と、を備える多重同期遅延回路。

IPC (4)：

H04L 7/02 ,  G06F 1/10 ,  H03K 3/02 ,  H03L 7/00

FI (4)：

H04L 7/02 Z ,  H03K 3/02 Q ,  H03L 7/00 D ,  G06F 1/04 330 A