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J-GLOBAL ID：200903091815599145

半導体装置の製造方法

Inventor： 大西 秀明
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 山下 穣平
Gazette classification：公開公報
Application number (International application number)：1998281574
Publication number (International publication number)：2000114362
Application date： Oct. 02, 1998
Publication date： Apr. 21, 2000
Summary：

【要約】 (修正有)【課題】 半導体装置のトレンチ分離において、SOG膜でトレンチの埋込を行うと、デバイスプロセス中のウエットエッチング工程により大きくエッチングされ、トレンチ分離の形状が悪化する。【解決手段】 トレンチ素子分離工程を有する半導体装置の製造方法において、トレンチ素子分分離の酸化膜による埋め込みを行う際、トレンチの深さ方向の途中までSOGで埋め込み、トレンチの上部は、CVDによる酸化膜としてSiO2膜例えばHTO膜により埋め込みを行う。

Claim (excerpt)：

トレンチ分離形状を有する半導体装置の製造方法において、トレンチ素子分分離の酸化膜による埋め込みを行う際、トレンチの深さ方向の途中までSOGで埋め込み、トレンチの上部は酸化膜により埋め込みを行うことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/76 ,  H01L 21/316 ,  H01L 21/318

FI (3)：

H01L 21/76 L ,  H01L 21/316 H ,  H01L 21/318 B

F-Term (28)：

5F032AA44 ,  5F032AA45 ,  5F032AA49 ,  5F032AA50 ,  5F032AA70 ,  5F032AA77 ,  5F032AA78 ,  5F032DA02 ,  5F032DA10 ,  5F032DA23 ,  5F032DA25 ,  5F032DA33 ,  5F032DA34 ,  5F032DA53 ,  5F058BA02 ,  5F058BD02 ,  5F058BD04 ,  5F058BD10 ,  5F058BD19 ,  5F058BF02 ,  5F058BF07 ,  5F058BF23 ,  5F058BF29 ,  5F058BF46 ,  5F058BH12 ,  5F058BH20 ,  5F058BJ01 ,  5F058BJ06

Patent cited by the Patent：

Cited by examiner (3)

• 半導体記憶素子及びその製造方法
  Gazette classification：公開公報   Application number：特願平8-348076   Applicant：エルジーセミコンカンパニーリミテッド
• 特開平3-153031
  
• 特開昭60-020530