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J-GLOBAL ID：200903091849936965

パワーMOSFET

Inventor： 奥戸 崇史
Applicant, Patent owner： 松下電工株式会社
Agent (1)： 佐藤 成示 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996230296
Publication number (International publication number)：1998074939
Application date： Aug. 30, 1996
Publication date： Mar. 17, 1998
Summary：

【要約】【課題】 トレンチの底面における電界集中を緩和して、ドレイン・ソース間耐圧を向上することのできるパワーMOSFETを提供する。【解決手段】 n+型単結晶シリコン基板1の一主表面上にn型エピタキシャル層2が形成され、その一主表面にp型ウェル領域3が形成され、p型ウェル領域3に内包されるようにn+型ソース領域4が形成されている。また、n+型ソース領域4及びp型ウェル領域3を突き抜けてn型エピタキシャル層2に到達するようにトレンチ5が形成され、その底面にはV字溝7が形成されている。そして、トレンチ5及びV字溝7の内部側面にはゲート酸化膜8が形成され、トレンチ5及びV字溝7を埋め込むようにポリシリコン層9が形成されている。また、n型エピタキシャル層2の一主表面上には、シリコン酸化膜10が形成され、n+型ソース領域4,ポリシリコン層9の各々と電気的に接続されるように、ソース電極11,ゲート電極12が形成され、n+型単結晶シリコン基板1の二主表面上には、ドレイン電極13が形成されている。

Claim (excerpt)：

高濃度の第一導電型半導体基板と、該第一導電型半導体基板の一主表面上に形成された第一導電型エピタキシャル層と、該第一導電型エピタキシャル層の一主表面に形成された第二導電型不純物領域と、該第二導電型不純物領域に内包されるように形成された高濃度の第一導電型不純物領域と、前記第二導電型不純物領域及び前記第一導電型不純物領域を突き抜けて前記第一導電型エピタキシャル層に到達するように形成されたトレンチと、該トレンチの内部側面に形成されたゲート酸化膜と、該ゲート酸化膜が形成された前記トレンチを埋め込むように形成された絶縁ゲートと、前記第一導電型不純物領域と電気的に接続されるソース電極と、前記絶縁ゲートと電気的に接続されるゲート電極と、前記第一導電型半導体基板の二主表面上に形成されたドレイン電極とを有して成るパワーMOSFETにおいて、前記トレンチの底面に、異方性エッチングを行うことによりV字溝を形成したことを特徴とするパワーMOSFET。

IPC (3)：

H01L 29/78 ,  H01L 21/3065 ,  H01L 21/336

FI (4)：

H01L 29/78 653 A ,  H01L 21/302 J ,  H01L 29/78 652 K ,  H01L 29/78 658 G