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J-GLOBAL ID：200903091878114877

SOI型半導体装置とその製造方法

Inventor： 山崎 博
Applicant, Patent owner： 富士通株式会社
Agent (1)： 高橋 敬四郎
Gazette classification：公開公報
Application number (International application number)：1991281713
Publication number (International publication number)：1993121744
Application date： Oct. 28, 1991
Publication date： May. 18, 1993
Summary：

【要約】 (修正有)【目的】 絶縁性領域上にシリコン(Si)層を有するSOI型半導体装置とその製造方法に関し、チャネル領域を構成するゲート電極下の半導体層の厚さを十分薄くし、かつソース領域、ドレイン領域の抵抗を低く保つことのできるSOI型半導体装置を提供するを目的とする。【構成】 一部に突起状酸化物領域7を備えた絶縁性領域1と、前記絶縁性領域1上で前記突起状酸化物領域7をまたいで形成され、前記突起状酸化物領域上でその両側の領域よりも小さい厚さを有するシリコン層2と、前記突起状酸化物領域の上方で前記シリコン層2上に形成されたゲート電極3とを有する。

Claim (excerpt)：

一部に突起状酸化物領域(7)を備えた絶縁性領域(1)と、前記絶縁性領域(1)上で前記突起状酸化物領域(7)をまたいで形成され、前記突起状酸化物領域上の領域(6)でその両側の領域(4、5)よりも小さい厚さを有するシリコン層(2)と、前記突起状酸化物領域の上方で前記シリコン層上に形成されたゲート電極(3)とを有するSOI型半導体装置。

IPC (2)：

H01L 29/784 ,  H01L 27/12