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J-GLOBAL ID：200903091911326621
入力保護回路を具えた半導体装置及びその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
小川 勝男
Gazette classification：公開公報
Application number (International application number)：1991226887
Publication number (International publication number)：1993067737
Application date： Sep. 06, 1991
Publication date： Mar. 19, 1993
Summary：
【要約】【目的】 BiCMOS構造の半導体装置の入力保護回路を作成するに当たり、入力保護回路自体のサージ電圧に対する耐圧を大幅に向上させる。【構成】 p+埋込み層2が形成された半導体基板1表面の表面にBiCMOSが構成されるエピタキシャル層が形成される。この層には複数のnウェル/pウェル領域が形成され、このうちの1つのウェル3に入力保護回路10,20が設けられる。この入力保護回路が形成されるウェルの下には上記p+埋込み層2が形成されず、即ち基板1上に直接エピタキシャル層からなるウェルが形成される。このウェル3表面にはn+の拡散層が形成されて入力保護回路の入力端子をなし、上記ウェル3に電源電圧端子(Vcc,Vss)が接続される。前記p+埋込み層2を形成するにあたっては、入力保護回路が設けられる領域に対応するマスクパターンに基いて不純物の導入が行われる。
Claim (excerpt)：
半導体基板表面に複数の埋込み層が形成され、これら複数の埋込み層の上にnウェル領域及び/又はpウェル領域が形成され、これらnウェル領域/又はpウェル領域にCMOSトランジスタ及び/又はバイポーラトランジスタが形成された半導体装置において、入力保護回路が形成される領域には、埋込み層が形成されず基板上に直接エピタキシャル層からなるウェル領域が形成され、かつこのウェル領域表面にはこれと異なる導電型の半導体領域が形成され、この半導体領域に入力端子が、また、上記ウェル領域に電源電圧端子が接続されていることを特徴とする半導体装置。
FI (2)：
H01L 27/06 321 G
, H01L 27/06 311 C
