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J-GLOBAL ID：200903091983601732

半導体の多層配線方法

Inventor： 佐藤 泰久
Applicant, Patent owner： 富士通株式会社
Agent (1)： 高橋 敬四郎
Gazette classification：公開公報
Application number (International application number)：1992281955
Publication number (International publication number)：1994132404
Application date： Oct. 20, 1992
Publication date： May. 13, 1994
Summary：

【要約】【目的】 下層配線層と上層配線層との間の電気的接続形成を含む半導体装置の製造方法に関し、接続孔底部の下層配線層表面に形成された自然酸化膜の除去が行なえると共に、副次的に発生する絶縁性の堆積を防止して上下層配線間の電気的接続を良好にすることのできる半導体装置の製造方法を提供することを目的とする。【構成】 下層配線層上に形成した層間絶縁膜の上に導電性のエッチングマスクを形成する工程と、前記エッチングマスクを利用したドライエッチングにより前記層間絶縁膜を貫通して下層配線層を露出する開口を形成する工程と、開口形成工程に引続き、前記エッチングマスクを残したまま、露出した下層配線層を覆う導電性被覆を形成する工程とを含むことを特徴とする。

Claim (excerpt)：

下層配線層(3、16、17)上に形成した層間絶縁膜(50、5)の上に導電性のエッチングマスク(8、19)を形成する工程と、前記エッチングマスク(8、19)を利用したドライエッチングにより前記層間絶縁膜(50、5)を貫通して下層配線層(3、17)を露出する開口(11)を形成する工程と、開口形成工程に引続き、前記エッチングマスクを残したまま、露出した下層配線層(3、17)を覆う導電性被覆(13、21)を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/90 ,  H01L 21/28