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J-GLOBAL ID：200903092110563679

半導体装置

Inventor： 阿部 雄次 ,  徳田 安紀 ,  大石 敏之 ,  塩沢 勝臣
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外4名)
Gazette classification：公開公報
Application number (International application number)：1999354698
Publication number (International publication number)：2001176985
Application date： Dec. 14, 1999
Publication date： Jun. 29, 2001
Summary：

【要約】【課題】 nMOSおよびpMOSそれぞれのトランジスタ特性の向上が図られたCMOSを備えた半導体装置を提供する。【解決手段】 nMOSのゲート電極6の仕事関数ΦMnを、シリコンの電子親和力χsと、シリコンの真性フェルミ準位εiとシリコンの真空準位とのエネルギー差Φiとの間の値にする、すなわち、χs<ΦMn<Φiの関係が成り立つように設定する。また、pMOSのゲート電極7の仕事関数ΦMpを、シリコンの電子親和力χsとシリコンのバンドギャップエネルギーEgとを加えたものと、シリコンの真性フェルミ準位εiとシリコンの真空準位とのエネルギー差Φiとの間の値、すなわち、Φi<ΦMp<χs+Egの関係が成り立つように設定する。それにより、CMOSにおいて、nMOSおよびpMOSのそれぞれが、本来の性能を十分に発揮できる。

Claim (excerpt)：

シリコン基板を用いて形成されたn型およびp型電界効果型トランジスタを含む相補型電界効果型トランジスタを備える半導体装置であって、前記n型電界効果型トランジスタのゲート電極の仕事関数が、少なくともゲート絶縁膜近傍において、シリコンの電子親和力より大きく、シリコンの真性フェルミ準位とシリコンの真空準位とのエネルギー差より小さく設定され、前記p型電界効果型トランジスタのゲート電極の仕事関数が、少なくともゲート絶縁膜近傍において、シリコンの真性フェルミ準位とシリコンの真空準位とのエネルギー差より大きく、シリコンの電子親和力とシリコンのバンドギャップエネルギーとを加えたものより小さく設定された、半導体装置。

IPC (3)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/43

FI (2)：

H01L 27/08 321 D ,  H01L 29/62 G

F-Term (37)：

4M104AA01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB08 ,  4M104BB13 ,  4M104BB14 ,  4M104BB17 ,  4M104BB24 ,  4M104BB26 ,  4M104BB30 ,  4M104BB36 ,  4M104CC05 ,  4M104DD04 ,  4M104DD26 ,  4M104DD37 ,  4M104DD41 ,  4M104DD43 ,  4M104DD45 ,  4M104DD77 ,  4M104DD79 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104HH16 ,  4M104HH20 ,  5F048AA00 ,  5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BB10 ,  5F048BB12 ,  5F048BB14 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BG12 ,  5F048DA23